JP2001177580A - インピーダンス適合システム - Google Patents
インピーダンス適合システムInfo
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- JP2001177580A JP2001177580A JP36133999A JP36133999A JP2001177580A JP 2001177580 A JP2001177580 A JP 2001177580A JP 36133999 A JP36133999 A JP 36133999A JP 36133999 A JP36133999 A JP 36133999A JP 2001177580 A JP2001177580 A JP 2001177580A
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Abstract
(57)【要約】
【課題】 伝送線路の実際の特性インピーダンスに基づ
き、適確なインピーダンス適合が可能なインピーダンス
適合システムを提供する。 【解決手段】 CPU2により抵抗選択コントローラ3
のスイッチ素子7a〜7nが順次ONにされ、抵抗配列
ブロック5の抵抗R1〜Rnが順次調整抵抗として、送
信側信号源11の出力端子Aと抵抗配置ブロック5の出
力端子B間に、ダンピング抵抗Rtと直列に接続され、
各接続毎に出力端子Bの電圧Vbが、出力端子Aの電圧
Vaの1/2になる調整抵抗が選択され、Vb=Va/
2が満足しない場合は、Vb/Vaが1/2に最も近い
抵抗値が選択され、出力端子Bに接続される伝送線路1
2の特性インピーダンスと、送信側信号源11の出力イ
ンピーダンス、ダンピング抵抗Rt及び調整抵抗の和と
が、少なくとも近似的にインピーダンス適合し、伝送線
路12の信号の反射ノイズの防止または大幅低減が可能
になる。
き、適確なインピーダンス適合が可能なインピーダンス
適合システムを提供する。 【解決手段】 CPU2により抵抗選択コントローラ3
のスイッチ素子7a〜7nが順次ONにされ、抵抗配列
ブロック5の抵抗R1〜Rnが順次調整抵抗として、送
信側信号源11の出力端子Aと抵抗配置ブロック5の出
力端子B間に、ダンピング抵抗Rtと直列に接続され、
各接続毎に出力端子Bの電圧Vbが、出力端子Aの電圧
Vaの1/2になる調整抵抗が選択され、Vb=Va/
2が満足しない場合は、Vb/Vaが1/2に最も近い
抵抗値が選択され、出力端子Bに接続される伝送線路1
2の特性インピーダンスと、送信側信号源11の出力イ
ンピーダンス、ダンピング抵抗Rt及び調整抵抗の和と
が、少なくとも近似的にインピーダンス適合し、伝送線
路12の信号の反射ノイズの防止または大幅低減が可能
になる。
Description
【0001】
【発明の属する技術分野】本発明は、高周波数の電気信
号が伝播する伝送線路に対するインピーダンス適合を行
うインピーダンス適合システムに関する。
号が伝播する伝送線路に対するインピーダンス適合を行
うインピーダンス適合システムに関する。
【0002】
【従来の技術】パソコンなどのデジタル電子機器には、
画像データや音声データなどの大量のデータを短時間に
高速度で処理することが要求され、その動作周波数は加
速度的に上昇している。このように動作周波数が高くな
ると、単位時間で処理できるデータ量が増加し、データ
の処理時間が短縮可能になるが、その反面でクロストー
クや反射という高速伝送線路特有のノイズが発生し、電
子機器に誤動作などの悪影響が発生するおそれがある。
画像データや音声データなどの大量のデータを短時間に
高速度で処理することが要求され、その動作周波数は加
速度的に上昇している。このように動作周波数が高くな
ると、単位時間で処理できるデータ量が増加し、データ
の処理時間が短縮可能になるが、その反面でクロストー
クや反射という高速伝送線路特有のノイズが発生し、電
子機器に誤動作などの悪影響が発生するおそれがある。
【0003】この問題を解決するために、従来はダンピ
ング抵抗の直列終端による処理が行われており、この場
合には、図6に示すように、送信端信号源11の出力イ
ンピーダンスと、直列接続されるダンピング抵抗Rtと
の和が、回路基板上の伝送線路12の特性インピーダン
スZoに等しくなるように、ダンピング抵抗Rtの抵抗
値が選択される。このようにすると、図6に示すよう
に、ダンピング抵抗Rtの送信側信号源11と接続され
る一端をA’とし、ダンピング抵抗Rtの他端をB’と
して、図7に示すように、B’点の電圧V(B’)は、
A’点の電圧V(A’)の1/2となり、伝送線路12
の受信端C’からの反射波が重畳されて、伝送線路12
上の電圧振幅は、正規のレベルを保持することになり、
信号波形の乱れは生じなくなる。
ング抵抗の直列終端による処理が行われており、この場
合には、図6に示すように、送信端信号源11の出力イ
ンピーダンスと、直列接続されるダンピング抵抗Rtと
の和が、回路基板上の伝送線路12の特性インピーダン
スZoに等しくなるように、ダンピング抵抗Rtの抵抗
値が選択される。このようにすると、図6に示すよう
に、ダンピング抵抗Rtの送信側信号源11と接続され
る一端をA’とし、ダンピング抵抗Rtの他端をB’と
して、図7に示すように、B’点の電圧V(B’)は、
A’点の電圧V(A’)の1/2となり、伝送線路12
の受信端C’からの反射波が重畳されて、伝送線路12
上の電圧振幅は、正規のレベルを保持することになり、
信号波形の乱れは生じなくなる。
【0004】
【発明が解決しようとする課題】しかし、実際の電子製
品に使用されている多層回路基板には、製造誤差が存在
するために、導体パターン幅や層間絶縁層の厚みにばら
つきがあり、これが原因で特性インピーダンスにばらつ
きが生じてしまう。また、特性インピーダンスに対し
て、基板表面上に形成されたテストパターンのインピー
ダンスを測定して、特性インピーダンスの測定値として
いるために、スルーホールを介して、表層と内層とにわ
たって形成される伝送線路の特性インピーダンスは、テ
ストパターンのインピーダンスとは異なってしまう。こ
のために、テストパターンで得られた特性インピーダン
スに基づいて、前述したようにして、伝送線路に対して
ダンピング抵抗を接続しても、反射ノイズを充分に抑え
ることはできない。
品に使用されている多層回路基板には、製造誤差が存在
するために、導体パターン幅や層間絶縁層の厚みにばら
つきがあり、これが原因で特性インピーダンスにばらつ
きが生じてしまう。また、特性インピーダンスに対し
て、基板表面上に形成されたテストパターンのインピー
ダンスを測定して、特性インピーダンスの測定値として
いるために、スルーホールを介して、表層と内層とにわ
たって形成される伝送線路の特性インピーダンスは、テ
ストパターンのインピーダンスとは異なってしまう。こ
のために、テストパターンで得られた特性インピーダン
スに基づいて、前述したようにして、伝送線路に対して
ダンピング抵抗を接続しても、反射ノイズを充分に抑え
ることはできない。
【0005】本発明は、高周波電気信号が伝播される伝
送線路に対する前述したようなインピーダンス適合の現
状に鑑みてなされたものであり、その目的は、伝送線路
の実際の特性インピーダンスに基づいて、常に適確なイ
ンピーダンス適合を行うことが可能なインピーダンス適
合システムを提供することにある。
送線路に対する前述したようなインピーダンス適合の現
状に鑑みてなされたものであり、その目的は、伝送線路
の実際の特性インピーダンスに基づいて、常に適確なイ
ンピーダンス適合を行うことが可能なインピーダンス適
合システムを提供することにある。
【0006】
【課題を解決するための手段】前記目的を達成するため
に、請求項1記載の発明は、送信側信号源からの高周波
電気信号が伝播される伝送線路に対して、前記伝送線路
の特性インピーダンスに適合する抵抗値の調整抵抗の挿
入接続を行うインピーダンス適合システムであり、前記
抵抗値の選択の切換を行う選択スイッチを備え、該選択
スイッチの切換により選択される抵抗値の調整抵抗を、
前記伝送線路に直列に挿入接続する調整抵抗接続ユニッ
トと、該調整抵抗接続ユニットの出力側端子と前記伝送
線路との接続点の電圧レベルを、前記送信側信号源の出
力端子の電圧レベルの1/2に一致させ、または近似的
に一致させるように、前記選択スイッチの切換制御を行
う制御手段とを有することを特徴とするものである。
に、請求項1記載の発明は、送信側信号源からの高周波
電気信号が伝播される伝送線路に対して、前記伝送線路
の特性インピーダンスに適合する抵抗値の調整抵抗の挿
入接続を行うインピーダンス適合システムであり、前記
抵抗値の選択の切換を行う選択スイッチを備え、該選択
スイッチの切換により選択される抵抗値の調整抵抗を、
前記伝送線路に直列に挿入接続する調整抵抗接続ユニッ
トと、該調整抵抗接続ユニットの出力側端子と前記伝送
線路との接続点の電圧レベルを、前記送信側信号源の出
力端子の電圧レベルの1/2に一致させ、または近似的
に一致させるように、前記選択スイッチの切換制御を行
う制御手段とを有することを特徴とするものである。
【0007】このような手段によると、実際の電圧検出
に基づいて、製造誤差に起因してばらつきを有する伝送
線路の特性インピーダンスに、適確に対応するインピー
ダンス適合が行われ、波形ひずみのない信号の伝送が行
われ、反射ノイズの発生が完全に防止され、或いは反射
ノイズが大幅に低減される。
に基づいて、製造誤差に起因してばらつきを有する伝送
線路の特性インピーダンスに、適確に対応するインピー
ダンス適合が行われ、波形ひずみのない信号の伝送が行
われ、反射ノイズの発生が完全に防止され、或いは反射
ノイズが大幅に低減される。
【0008】
【発明の実施の形態】以下に、本発明の一実施の形態
を、図1ないし図5を参照して説明する。図1は本実施
の形態が伝送線路に適用された場合の全体構成を示す説
明図、図2は本実施の形態の概略構成を示すブロック
図、図3は本実施の形態の構成を示す回路説明図、図4
は図3のスイッチ素子の構成を示す回路図、図5は本実
施の形態の動作を示すフローチャートである。
を、図1ないし図5を参照して説明する。図1は本実施
の形態が伝送線路に適用された場合の全体構成を示す説
明図、図2は本実施の形態の概略構成を示すブロック
図、図3は本実施の形態の構成を示す回路説明図、図4
は図3のスイッチ素子の構成を示す回路図、図5は本実
施の形態の動作を示すフローチャートである。
【0009】本実施の形態は、図1に示すように、従来
の方式によりダンピング抵抗Rtが接続された伝送線路
12に適用された例であり、伝送線路12に対して挿入
配設される調整抵抗接続制御系ユニット1が設けられ、
この調整抵抗接続制御系ユニット1は、伝送線路12の
実際の特性インピーダンスに基づいて、調整抵抗を選択
し、選択した調整抵抗によって、反射ノイズを防止する
インピーダンス適合を行う機能を有している。この調整
抵抗接続制御ユニット1には、図2に示すように、全体
の制御を行うCPU2が設けられ、このCPU2には、
制御動作のプログラムが格納されたROM6が接続さ
れ、さらに、伝送線路12に接続される調整抵抗を選択
する抵抗選択コントローラ3が接続されている。
の方式によりダンピング抵抗Rtが接続された伝送線路
12に適用された例であり、伝送線路12に対して挿入
配設される調整抵抗接続制御系ユニット1が設けられ、
この調整抵抗接続制御系ユニット1は、伝送線路12の
実際の特性インピーダンスに基づいて、調整抵抗を選択
し、選択した調整抵抗によって、反射ノイズを防止する
インピーダンス適合を行う機能を有している。この調整
抵抗接続制御ユニット1には、図2に示すように、全体
の制御を行うCPU2が設けられ、このCPU2には、
制御動作のプログラムが格納されたROM6が接続さ
れ、さらに、伝送線路12に接続される調整抵抗を選択
する抵抗選択コントローラ3が接続されている。
【0010】また、抵抗選択コントローラ3の入力端子
には、送信側信号源11の出力端子Aが接続され、抵抗
選択コントローラ3の出力端子には、抵抗選択コントロ
ーラ3により選択される複数の調整抵抗が配置された抵
抗配置ブロック5が接続されている。そして、抵抗配置
ブロック5の出力端子Bが、インピーダンス適合が行わ
れる伝送線路12とCPU2とに接続され、送信側信号
源11の出力端子AがCPU2に接続されており、この
CPU2には、送信側信号源11の出力端子Aの電圧
と、抵抗配置ブロック5の出力端子Bの電圧とを検出す
る電圧検出手段が設けられている。
には、送信側信号源11の出力端子Aが接続され、抵抗
選択コントローラ3の出力端子には、抵抗選択コントロ
ーラ3により選択される複数の調整抵抗が配置された抵
抗配置ブロック5が接続されている。そして、抵抗配置
ブロック5の出力端子Bが、インピーダンス適合が行わ
れる伝送線路12とCPU2とに接続され、送信側信号
源11の出力端子AがCPU2に接続されており、この
CPU2には、送信側信号源11の出力端子Aの電圧
と、抵抗配置ブロック5の出力端子Bの電圧とを検出す
る電圧検出手段が設けられている。
【0011】ところで、本実施の形態は、図3に示すよ
うに、すでに送信側信号源11の出力端子Aに、従来の
方式によって、ダンピング抵抗Rtが接続されている場
合に適用されており、抵抗選択コントローラ3に設けら
れたスイッチ素子7a〜7nの入力側端子は、送信側信
号源11の出力端子Aに一端が接続されたダンピング抵
抗Rtの他端に接続されている。また、スイッチ素子7
a〜7nの出力側端子は、それぞれ、抵抗配置ブロック
5の抵抗R1〜Rnの一端にそれぞれ接続され、抵抗R
1〜Rnの他端は、抵抗配置ブロック5の出力端子Bに
接続されている。そして、CPU2には、スイッチ素子
7a〜7nに制御信号を出力するポートP1〜Pnが設
けられ、ポートP1〜Pnは、スイッチ素子7a〜7n
の制御端子にそれぞれ接続されている。
うに、すでに送信側信号源11の出力端子Aに、従来の
方式によって、ダンピング抵抗Rtが接続されている場
合に適用されており、抵抗選択コントローラ3に設けら
れたスイッチ素子7a〜7nの入力側端子は、送信側信
号源11の出力端子Aに一端が接続されたダンピング抵
抗Rtの他端に接続されている。また、スイッチ素子7
a〜7nの出力側端子は、それぞれ、抵抗配置ブロック
5の抵抗R1〜Rnの一端にそれぞれ接続され、抵抗R
1〜Rnの他端は、抵抗配置ブロック5の出力端子Bに
接続されている。そして、CPU2には、スイッチ素子
7a〜7nに制御信号を出力するポートP1〜Pnが設
けられ、ポートP1〜Pnは、スイッチ素子7a〜7n
の制御端子にそれぞれ接続されている。
【0012】一方、スイッチ素子7a〜7nは、全て同
一の構成となっていて、図4でスイッチ素子7aを取り
上げて説明すると、トランジスタ10のベースが、ダン
ピング抵抗Rtを介して送信側信号源11の出力端子A
に接続され、トランジスタ10のコレクタが、CPU2
のポートP1に接続され、トランジスタ10のエミッタ
とアース間にプルダウン抵抗Rpが接続され、トランジ
スタ10のエミッタとプルダウン抵抗Rpの接続点が、
抵抗配置ブロック5の抵抗R1に接続されている。
一の構成となっていて、図4でスイッチ素子7aを取り
上げて説明すると、トランジスタ10のベースが、ダン
ピング抵抗Rtを介して送信側信号源11の出力端子A
に接続され、トランジスタ10のコレクタが、CPU2
のポートP1に接続され、トランジスタ10のエミッタ
とアース間にプルダウン抵抗Rpが接続され、トランジ
スタ10のエミッタとプルダウン抵抗Rpの接続点が、
抵抗配置ブロック5の抵抗R1に接続されている。
【0013】このような構成の本実施の形態の動作を、
図5のフローチャートを参照して説明する。図5のフロ
ーチャートのステップS1で、ROM6に格納されてい
る制御プログラムを取込んで作動するCPU2の指令に
よって、先ず、ポートP1から制御信号が出力され、こ
の制御信号がスイッチ素子7aのトランジスタ10のコ
レクタに入力される。このために、スイッチ素子7aの
トランジスタ10はON状態となり、トランジスタ10
のベースと抵抗R1間が接続され、トランジスタ10の
ベースと抵抗配置ブロック5の出力端子Bとの間に調整
抵抗として抵抗R1が接続された状態となる。この状態
では、送信側信号源11の出力端子Aから発信される信
号は、ダンピング抵抗Rtと抵抗R1を通過して、抵抗
配置ブロック5の出力端子Bに接続される伝送線路12
に送信される。
図5のフローチャートを参照して説明する。図5のフロ
ーチャートのステップS1で、ROM6に格納されてい
る制御プログラムを取込んで作動するCPU2の指令に
よって、先ず、ポートP1から制御信号が出力され、こ
の制御信号がスイッチ素子7aのトランジスタ10のコ
レクタに入力される。このために、スイッチ素子7aの
トランジスタ10はON状態となり、トランジスタ10
のベースと抵抗R1間が接続され、トランジスタ10の
ベースと抵抗配置ブロック5の出力端子Bとの間に調整
抵抗として抵抗R1が接続された状態となる。この状態
では、送信側信号源11の出力端子Aから発信される信
号は、ダンピング抵抗Rtと抵抗R1を通過して、抵抗
配置ブロック5の出力端子Bに接続される伝送線路12
に送信される。
【0014】次いで、ステップS2に進んで、CPU2
によって、抵抗配置ブロック5の出力端子Bの電圧Vb
が検出され、ステップS3に進んで、CPU2によって
送信側信号源11の出力端子Aの電圧Vaが検出され、
Vb=Va/2が満足されるか否かの判定が行われる。
この場合、Vb=Va/2が満足されると判定される
と、送信側信号源11の出力インピーダンス、ダンピン
グ抵抗Rt及び抵抗R1の和が、伝送線路12の特性イ
ンピーダンスZoに等しいことになるので、調整抵抗接
続制御系ユニット1による調整抵抗の接続処理は終了す
る。この状態では、送信側信号源11の出力端子Aの電
圧と抵抗配置ブロック5の出力端子Bの電圧Vbとを実
際に測定して、Vb=Va/2の条件が確認されている
ので、送信側信号源11の出力インピーダンス、ダンピ
ング抵抗Rt及び調整抵抗R1の和が、伝送線路12の
特性インピーダンスZoにマッチングしており、伝送線
路12上の各位置での信号の電圧には、伝送線路12の
端部からの反射波が重畳されて、伝送線路12上の電圧
値は正規のレベルを維持し、信号波形には乱れが発生せ
ず反射ノイズの発生が防止される。
によって、抵抗配置ブロック5の出力端子Bの電圧Vb
が検出され、ステップS3に進んで、CPU2によって
送信側信号源11の出力端子Aの電圧Vaが検出され、
Vb=Va/2が満足されるか否かの判定が行われる。
この場合、Vb=Va/2が満足されると判定される
と、送信側信号源11の出力インピーダンス、ダンピン
グ抵抗Rt及び抵抗R1の和が、伝送線路12の特性イ
ンピーダンスZoに等しいことになるので、調整抵抗接
続制御系ユニット1による調整抵抗の接続処理は終了す
る。この状態では、送信側信号源11の出力端子Aの電
圧と抵抗配置ブロック5の出力端子Bの電圧Vbとを実
際に測定して、Vb=Va/2の条件が確認されている
ので、送信側信号源11の出力インピーダンス、ダンピ
ング抵抗Rt及び調整抵抗R1の和が、伝送線路12の
特性インピーダンスZoにマッチングしており、伝送線
路12上の各位置での信号の電圧には、伝送線路12の
端部からの反射波が重畳されて、伝送線路12上の電圧
値は正規のレベルを維持し、信号波形には乱れが発生せ
ず反射ノイズの発生が防止される。
【0015】一方、ステップS3で、Vb=Va/2が
満足されないと判定されると、ステップS4に進んで、
CPU2によるスイッチ素子7a〜7nの切換処理がn
+1回目であるか否かの判定が行われ、この場合には切
換処理がn+1回目でないと判定されるので、ステップ
S5に進んで、CPU2の指令によって、ポートP2に
制御信号が出力され、スイッチ素子7bがON状態に設
定される。そして、ステップS6において、スイッチ素
子7bと抵抗R2間が接続され、スイッチ素子7bと抵
抗配置ブロック5の出力端子Bとの間に調整抵抗として
抵抗R2が接続された状態となる。この状態では、送信
側信号源11の出力端子Aから発信される信号は、ダン
ピング抵抗Rtと抵抗R2を通過して、抵抗配置ブロッ
ク5の出力端子Bに接続される伝送線路12に送信され
る。
満足されないと判定されると、ステップS4に進んで、
CPU2によるスイッチ素子7a〜7nの切換処理がn
+1回目であるか否かの判定が行われ、この場合には切
換処理がn+1回目でないと判定されるので、ステップ
S5に進んで、CPU2の指令によって、ポートP2に
制御信号が出力され、スイッチ素子7bがON状態に設
定される。そして、ステップS6において、スイッチ素
子7bと抵抗R2間が接続され、スイッチ素子7bと抵
抗配置ブロック5の出力端子Bとの間に調整抵抗として
抵抗R2が接続された状態となる。この状態では、送信
側信号源11の出力端子Aから発信される信号は、ダン
ピング抵抗Rtと抵抗R2を通過して、抵抗配置ブロッ
ク5の出力端子Bに接続される伝送線路12に送信され
る。
【0016】ステップS6からは、ステップS2次いで
ステップS3に進んで、すでに説明したようにして、V
b=Va/2が満足されるか否かの判定が行われ、Vb
=Va/2が満足されると判定されると、送信側信号源
11の出力インピーダンス、ダンピング抵抗Rt及び抵
抗R2の和が、伝送線路12の特性インピーダンスZo
に等しいことになるので、調整抵抗接続制御系ユニット
1による調整抵抗の接続処理は終了する。一方、Vb=
Va/2が満足されないと判定されると、ステップS4
に進み、CPU2によるスイッチ素子7a〜7nの切換
処理がn+1回目であると判定されるまで、ステップS
5、ステップS6、ステップS2、ステップ3の処理が
繰り返され、調整抵抗接続制御系ユニット1による調整
抵抗接続の切り換え動作が継続される。
ステップS3に進んで、すでに説明したようにして、V
b=Va/2が満足されるか否かの判定が行われ、Vb
=Va/2が満足されると判定されると、送信側信号源
11の出力インピーダンス、ダンピング抵抗Rt及び抵
抗R2の和が、伝送線路12の特性インピーダンスZo
に等しいことになるので、調整抵抗接続制御系ユニット
1による調整抵抗の接続処理は終了する。一方、Vb=
Va/2が満足されないと判定されると、ステップS4
に進み、CPU2によるスイッチ素子7a〜7nの切換
処理がn+1回目であると判定されるまで、ステップS
5、ステップS6、ステップS2、ステップ3の処理が
繰り返され、調整抵抗接続制御系ユニット1による調整
抵抗接続の切り換え動作が継続される。
【0017】このような処理により、抵抗値がR1〜R
nの調整抵抗の何れの接続によっても、Vb=Va/2
が満足されないと判定されると、ステップS7に進ん
で、CPU2によって、調整抵抗として接続した場合
に、Vb/Vaが1/2に最も近い抵抗値RgがR1〜
Rnから選択され、ポートPgに制御信号が出力され、
選択された抵抗Rgが調整抵抗として、スイッチ素子7
gと抵抗配置ブロック5の出力端子B間に接続される。
この状態では、送信側信号源11の出力タンピーダン
ス、ダンピング抵抗Rt及び抵抗Rgの和が、伝送線路
12の特性インピーダンスZoに最も近い状態が設定さ
れ、信号伝播時の反射ノイズを大幅に抑制することが可
能になる。
nの調整抵抗の何れの接続によっても、Vb=Va/2
が満足されないと判定されると、ステップS7に進ん
で、CPU2によって、調整抵抗として接続した場合
に、Vb/Vaが1/2に最も近い抵抗値RgがR1〜
Rnから選択され、ポートPgに制御信号が出力され、
選択された抵抗Rgが調整抵抗として、スイッチ素子7
gと抵抗配置ブロック5の出力端子B間に接続される。
この状態では、送信側信号源11の出力タンピーダン
ス、ダンピング抵抗Rt及び抵抗Rgの和が、伝送線路
12の特性インピーダンスZoに最も近い状態が設定さ
れ、信号伝播時の反射ノイズを大幅に抑制することが可
能になる。
【0018】以上に説明したように、本実施の形態によ
ると、CPU2によって、抵抗選択コントローラ3のス
イッチ素子7a〜7nが順次ON状態にされ、このON
制御に対応して抵抗配列ブロック5の抵抗R1〜Rnが
順次調整抵抗に選択されて、送信側信号源11の出力端
子Aと、抵抗配置ブロック5の出力端子B間に、ダンピ
ング抵抗Rtと選択された抵抗値の調整抵抗が直列に接
続される。そして、各調整抵抗の接続ごとに、CPU2
によって、抵抗配置ブロック5の出力端子Bの電圧Vb
が、送信側信号源11の出力端子Aの電圧Vaの1/2
になるか否かが判定され、Vb=Va/2が満足される
抵抗値が調整抵抗として選択され、何れの抵抗値でもV
b=Va/2が満足されない場合には、Vb/Vaが1
/2に最も近い抵抗値が調整抵抗として選択される。
ると、CPU2によって、抵抗選択コントローラ3のス
イッチ素子7a〜7nが順次ON状態にされ、このON
制御に対応して抵抗配列ブロック5の抵抗R1〜Rnが
順次調整抵抗に選択されて、送信側信号源11の出力端
子Aと、抵抗配置ブロック5の出力端子B間に、ダンピ
ング抵抗Rtと選択された抵抗値の調整抵抗が直列に接
続される。そして、各調整抵抗の接続ごとに、CPU2
によって、抵抗配置ブロック5の出力端子Bの電圧Vb
が、送信側信号源11の出力端子Aの電圧Vaの1/2
になるか否かが判定され、Vb=Va/2が満足される
抵抗値が調整抵抗として選択され、何れの抵抗値でもV
b=Va/2が満足されない場合には、Vb/Vaが1
/2に最も近い抵抗値が調整抵抗として選択される。
【0019】このようにして、Vb=Va/2を満足す
る抵抗値の調整抵抗が選択された場合には、抵抗配列ブ
ロック5の出力端子Bに接続される伝送線路12の特性
インピーダンスZoと、送信側信号源11の出力インピ
ーダンス、ダンピング抵抗Rt及び調整抵抗の和とがイ
ンピーダンス適合することになり、伝送線路12におい
て信号の反射ノイズを防止することが可能になる。ま
た、Vb/Va=1/2に最も近い抵抗値が、調整抵抗
として選択された場合には、抵抗配列ブロック5の出力
端子Bに接続される伝送線路12の特性インピーダンス
Zoと、送信側信号源11の出力インピーダンス、ダン
ピング抵抗Rt及び調整抵抗の和とが、近似的にインピ
ーダンス適合することになり、伝送線路12において信
号の反射ノイズを大幅に低減することが可能になる。
る抵抗値の調整抵抗が選択された場合には、抵抗配列ブ
ロック5の出力端子Bに接続される伝送線路12の特性
インピーダンスZoと、送信側信号源11の出力インピ
ーダンス、ダンピング抵抗Rt及び調整抵抗の和とがイ
ンピーダンス適合することになり、伝送線路12におい
て信号の反射ノイズを防止することが可能になる。ま
た、Vb/Va=1/2に最も近い抵抗値が、調整抵抗
として選択された場合には、抵抗配列ブロック5の出力
端子Bに接続される伝送線路12の特性インピーダンス
Zoと、送信側信号源11の出力インピーダンス、ダン
ピング抵抗Rt及び調整抵抗の和とが、近似的にインピ
ーダンス適合することになり、伝送線路12において信
号の反射ノイズを大幅に低減することが可能になる。
【0020】なお、以上の実施の形態では、CPU2が
n個の抵抗R1〜Rnを順次単独に選択して、調整抵抗
を選択する場合を説明したが、本発明はこの実施の形態
に限定されるものではなく、例えば、CPU2が抵抗R
1〜Rnを順次選択しても、Vb=Va/2を満足する
抵抗値が得られない場合には、R1〜Rnの複数個を使
用して並列接続回路を形成し、該並列接続回路の抵抗値
によって、Vb=Va/2により近い調整抵抗を得るよ
うに構成することも可能である。また、実施の形態で
は、ダンピング抵抗Rtが予め接続されている場合を説
明したが、本発明は、この実施の形態に限定されるもの
ではなく、ダイピング抵抗Rtが接続されていない場合
に適用することも可能である。
n個の抵抗R1〜Rnを順次単独に選択して、調整抵抗
を選択する場合を説明したが、本発明はこの実施の形態
に限定されるものではなく、例えば、CPU2が抵抗R
1〜Rnを順次選択しても、Vb=Va/2を満足する
抵抗値が得られない場合には、R1〜Rnの複数個を使
用して並列接続回路を形成し、該並列接続回路の抵抗値
によって、Vb=Va/2により近い調整抵抗を得るよ
うに構成することも可能である。また、実施の形態で
は、ダンピング抵抗Rtが予め接続されている場合を説
明したが、本発明は、この実施の形態に限定されるもの
ではなく、ダイピング抵抗Rtが接続されていない場合
に適用することも可能である。
【0021】
【発明の効果】本発明では、選択スイッチで伝送線路の
特性インピーダンスに適合する抵抗値を切り換え選択
し、切換選択された抵抗値の調整抵抗を、伝送線路に直
列に挿入接続する調整抵抗接続ユニットに対する制御
が、制御手段によって行われ、この制御では、調整抵抗
接続ユニットの出力側端子と伝送線路との接続点の電圧
レベルが、送信側信号源の出力端子の電圧レベルの1/
2に一致するか、または、近似的に一致するように、選
択スイッチの切換制御が行われ、切換選択された抵抗値
の調整抵抗が、送信側信号源からの高周波電気信号が伝
播される伝送線路に直列に挿入接続される。このため
に、本発明によると、実際の電圧検出に基づいて、製造
誤差に起因してばらつきを有する伝送線路の特性インピ
ーダンスに、適確に対応するインピーダンス適合が行わ
れて、波形ひずみのない信号の伝送が行われ、反射ノイ
ズの発生を完全に防止し、或いは大幅に低減することが
可能になる。
特性インピーダンスに適合する抵抗値を切り換え選択
し、切換選択された抵抗値の調整抵抗を、伝送線路に直
列に挿入接続する調整抵抗接続ユニットに対する制御
が、制御手段によって行われ、この制御では、調整抵抗
接続ユニットの出力側端子と伝送線路との接続点の電圧
レベルが、送信側信号源の出力端子の電圧レベルの1/
2に一致するか、または、近似的に一致するように、選
択スイッチの切換制御が行われ、切換選択された抵抗値
の調整抵抗が、送信側信号源からの高周波電気信号が伝
播される伝送線路に直列に挿入接続される。このため
に、本発明によると、実際の電圧検出に基づいて、製造
誤差に起因してばらつきを有する伝送線路の特性インピ
ーダンスに、適確に対応するインピーダンス適合が行わ
れて、波形ひずみのない信号の伝送が行われ、反射ノイ
ズの発生を完全に防止し、或いは大幅に低減することが
可能になる。
【図1】本発明の一実施の形態が伝送線路に適用された
場合の全体構成を示す説明図である。
場合の全体構成を示す説明図である。
【図2】同実施の形態の概略構成を示すブロック図であ
る。
る。
【図3】同実施の形態の構成を示す回路説明図である。
【図4】図3のスイッチ素子の構成を示す回路図であ
る。
る。
【図5】同実施の形態の動作を示すフローチャートであ
る。
る。
【図6】従来のダンピング抵抗によるインピーダンス適
合の説明図である。
合の説明図である。
【図7】従来のインピーダンス適合動作の説明図であ
る。
る。
1‥‥調整抵抗接続制御系ユニット、2‥‥CPU、3
‥‥抵抗配置ブロック、6‥‥ROM、7a〜7n‥‥
スイッチ素子、10‥‥トランジスタ、11‥‥送信端
信号源、12‥‥伝送線路。
‥‥抵抗配置ブロック、6‥‥ROM、7a〜7n‥‥
スイッチ素子、10‥‥トランジスタ、11‥‥送信端
信号源、12‥‥伝送線路。
Claims (1)
- 【請求項1】 送信側信号源からの高周波電気信号が伝
播される伝送線路に対して、前記伝送線路の特性インピ
ーダンスに適合する抵抗値の調整抵抗の挿入接続を行う
インピーダンス適合システムであり、 前記抵抗値の選択の切換を行う選択スイッチを備え、該
選択スイッチの切換により選択される抵抗値の調整抵抗
を、前記伝送線路に直列に挿入接続する調整抵抗接続ユ
ニットと、 該調整抵抗接続ユニットの出力側端子と前記伝送線路と
の接続点の電圧レベルを、前記送信側信号源の出力端子
の電圧レベルの1/2に一致させ、または近似的に一致
させるように、前記選択スイッチの切換制御を行う制御
手段とを有することを特徴とするインピーダンス適合シ
ステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36133999A JP2001177580A (ja) | 1999-12-20 | 1999-12-20 | インピーダンス適合システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36133999A JP2001177580A (ja) | 1999-12-20 | 1999-12-20 | インピーダンス適合システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001177580A true JP2001177580A (ja) | 2001-06-29 |
Family
ID=18473178
Family Applications (1)
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---|---|---|---|
JP36133999A Pending JP2001177580A (ja) | 1999-12-20 | 1999-12-20 | インピーダンス適合システム |
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