JP3137049B2 - 信号伝送方式 - Google Patents
信号伝送方式Info
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- JP3137049B2 JP3137049B2 JP09264767A JP26476797A JP3137049B2 JP 3137049 B2 JP3137049 B2 JP 3137049B2 JP 09264767 A JP09264767 A JP 09264767A JP 26476797 A JP26476797 A JP 26476797A JP 3137049 B2 JP3137049 B2 JP 3137049B2
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Description
【０００１】
【発明の属する技術分野】本発明は信号伝送方式に係
り、特に終端を行わないバス接続された伝送路にデータ
伝送する信号伝送方式に関する。
り、特に終端を行わないバス接続された伝送路にデータ
伝送する信号伝送方式に関する。
【０００２】
【従来の技術】従来より、終端を行わないバス接続され
た伝送路においては、送信側と受信側では伝送時間によ
り伝送信号の電圧が異なるために、大規模半導体集積回
路（ＬＳＩ）が誤動作を起こしたり、余計な遅延時間を
発生させないように、伝送路の長さの調整や制限を伝送
路（プリント基板のパターン）の設計時に行っている。
た伝送路においては、送信側と受信側では伝送時間によ
り伝送信号の電圧が異なるために、大規模半導体集積回
路（ＬＳＩ）が誤動作を起こしたり、余計な遅延時間を
発生させないように、伝送路の長さの調整や制限を伝送
路（プリント基板のパターン）の設計時に行っている。
【０００３】
【発明が解決しようとする課題】しかるに、従来、伝送
信号の電圧を一定に保つために、終端を行う方法もある
が、この方法では、回路が高速になると消費電流が増加
する問題がある。このように、従来のバス接続された伝
送路の信号伝送方式では、伝送路設計の困難さ、高速化
及び低消費電流化が容易にできないという問題がある。
信号の電圧を一定に保つために、終端を行う方法もある
が、この方法では、回路が高速になると消費電流が増加
する問題がある。このように、従来のバス接続された伝
送路の信号伝送方式では、伝送路設計の困難さ、高速化
及び低消費電流化が容易にできないという問題がある。
【０００４】本発明は以上の点に鑑みなされたもので、
伝送路設計の自由度を広げ、高速化、低消費電流化を容
易に行い得るバス接続された伝送路の信号伝送方式を提
供することを目的とする。
伝送路設計の自由度を広げ、高速化、低消費電流化を容
易に行い得るバス接続された伝送路の信号伝送方式を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、信号送信集積回路から送信された信号
を、終端されていないバスを介して複数の受信集積回路
の入力バッファにそれぞれ入力させると共に、信号送信
集積回路から送信された信号がその最大値より大なる値
の反射信号とされて複数の受信集積回路の入力バッファ
にそれぞれ入力される信号伝送方式において、複数の受
信集積回路の各入力バッファのしきい値電圧を、それぞ
れ同一で、かつ、信号送信集積回路の出力送信信号の最
大値より小なる値に設定した構成としたものである。
め、本発明は、信号送信集積回路から送信された信号
を、終端されていないバスを介して複数の受信集積回路
の入力バッファにそれぞれ入力させると共に、信号送信
集積回路から送信された信号がその最大値より大なる値
の反射信号とされて複数の受信集積回路の入力バッファ
にそれぞれ入力される信号伝送方式において、複数の受
信集積回路の各入力バッファのしきい値電圧を、それぞ
れ同一で、かつ、信号送信集積回路の出力送信信号の最
大値より小なる値に設定した構成としたものである。
【０００６】 この発明では、複数の受信集積回路の各
入力バッファのしきい値電圧を信号送信集積回路の出力
送信信号の最大値より小なる同一の値に設定しているた
め、各入力バッファのしきい値電圧が信号送信集積回路
の出力送信信号の最大値より大で、かつ、反射信号の最
大値よりも小なる値に設定されている従来の信号伝送方
式に比べて、すべての受信集積回路が動作状態となるま
での遅延時間を短縮することができる。
入力バッファのしきい値電圧を信号送信集積回路の出力
送信信号の最大値より小なる同一の値に設定しているた
め、各入力バッファのしきい値電圧が信号送信集積回路
の出力送信信号の最大値より大で、かつ、反射信号の最
大値よりも小なる値に設定されている従来の信号伝送方
式に比べて、すべての受信集積回路が動作状態となるま
での遅延時間を短縮することができる。
【０００７】ここで、外部制御信号により、入力バッフ
ァのしきい値電圧は、前記信号送信集積回路の出力送信
電圧より小なる値に設定しても、外部制御信号により、
複数の受信集積回路のの各入力バッファのしきい値電圧
は、それぞれ互いに遅延時間が同一になるように設定し
てもよい。
ァのしきい値電圧は、前記信号送信集積回路の出力送信
電圧より小なる値に設定しても、外部制御信号により、
複数の受信集積回路のの各入力バッファのしきい値電圧
は、それぞれ互いに遅延時間が同一になるように設定し
てもよい。
【０００８】特に、本発明は信号送信集積回路及び複数
の受信集積回路のそれぞれはプリント基板上に設けら
れ、バスは配線パターンにより形成されている構成に適
用して好適である。
の受信集積回路のそれぞれはプリント基板上に設けら
れ、バスは配線パターンにより形成されている構成に適
用して好適である。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる信号伝送方
式の一実施の形態の概略構成図を示す。この実施の形態
では、プリント基板１６０上に信号送信ＬＳＩ１２０と
信号受信ＬＳＩ１３０、１３１、１３２及び１３３が、
バス１１０によって接続されている。通常、このバス１
１０は、プリント基板１６０上の配線パターンによって
構成されている。
て図面と共に説明する。図１は本発明になる信号伝送方
式の一実施の形態の概略構成図を示す。この実施の形態
では、プリント基板１６０上に信号送信ＬＳＩ１２０と
信号受信ＬＳＩ１３０、１３１、１３２及び１３３が、
バス１１０によって接続されている。通常、このバス１
１０は、プリント基板１６０上の配線パターンによって
構成されている。
【００１０】プリント基板１６０上の配線パターンによ
って構成されたバス１１０においては、信号送信ＬＳＩ
１２０の出力バッファ１２１の特性（出力インピーダン
ス）と、プリント基板１６０のバス（配線パターン）１
１０が持つ特性（特性インピーダンス）が異なるため
に、受信ＬＳＩ１３０〜１３３へ伝送される信号の電圧
は図２に示すように、それぞれの受信ＬＳＩ１３０〜１
３３において異なる。
って構成されたバス１１０においては、信号送信ＬＳＩ
１２０の出力バッファ１２１の特性（出力インピーダン
ス）と、プリント基板１６０のバス（配線パターン）１
１０が持つ特性（特性インピーダンス）が異なるため
に、受信ＬＳＩ１３０〜１３３へ伝送される信号の電圧
は図２に示すように、それぞれの受信ＬＳＩ１３０〜１
３３において異なる。
【００１１】図２（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は
それぞれ受信ＬＳＩ１３０、１３１、１３２及び１３３
の入力信号電圧波形を示す。図２（Ａ）〜（Ｄ）から分
かるように、信号送信ＬＳＩ１２０からバス１１０に電
圧値Ｖ１のステップ状の電圧が出力された場合、信号送
信ＬＳＩ１２０に最も近い受信ＬＳ１１３０の入力電圧
が他の受信ＬＳＩ１３１〜１３３に比べて最も速く値Ｖ
１に達し、以下、送信電圧がバス１１０を伝搬して信号
送信ＬＳＩ１２０に対して近い位置に配置された受信Ｌ
Ｓ１１３１、１３２、１３３の順で順次に受信されて、
その入力電圧がＶ１になる。
それぞれ受信ＬＳＩ１３０、１３１、１３２及び１３３
の入力信号電圧波形を示す。図２（Ａ）〜（Ｄ）から分
かるように、信号送信ＬＳＩ１２０からバス１１０に電
圧値Ｖ１のステップ状の電圧が出力された場合、信号送
信ＬＳＩ１２０に最も近い受信ＬＳ１１３０の入力電圧
が他の受信ＬＳＩ１３１〜１３３に比べて最も速く値Ｖ
１に達し、以下、送信電圧がバス１１０を伝搬して信号
送信ＬＳＩ１２０に対して近い位置に配置された受信Ｌ
Ｓ１１３１、１３２、１３３の順で順次に受信されて、
その入力電圧がＶ１になる。
【００１２】その後、終端を行っていないので、送信電
圧Ｖ１が反射し、その反射電圧が受信ＬＳ１１３３、１
３２、１３１及び１３０の順で順次に受信されるため、
図２（Ｄ）に示すように、受信ＬＳＩ１３３の入力電圧
はＶ１に達した後時間遅れがほとんどなく更に大なる電
圧に達する。これに対し、受信ＬＳＩ１３０、１３１及
び１３２の各入力電圧は、上記の反射電圧により図２
（Ａ）、（Ｂ）及び（Ｃ）に示すように、電圧Ｖ１に達
した後ある時間遅れて反射電圧に達する。この時間遅れ
は、図２（Ａ）〜（Ｄ）に示すように、反射電圧が受信
ＬＳＩ１３３から信号送信ＬＳＩ１２０方向に伝搬する
ので、受信ＬＳＩ１３０が最も大きい。
圧Ｖ１が反射し、その反射電圧が受信ＬＳ１１３３、１
３２、１３１及び１３０の順で順次に受信されるため、
図２（Ｄ）に示すように、受信ＬＳＩ１３３の入力電圧
はＶ１に達した後時間遅れがほとんどなく更に大なる電
圧に達する。これに対し、受信ＬＳＩ１３０、１３１及
び１３２の各入力電圧は、上記の反射電圧により図２
（Ａ）、（Ｂ）及び（Ｃ）に示すように、電圧Ｖ１に達
した後ある時間遅れて反射電圧に達する。この時間遅れ
は、図２（Ａ）〜（Ｄ）に示すように、反射電圧が受信
ＬＳＩ１３３から信号送信ＬＳＩ１２０方向に伝搬する
ので、受信ＬＳＩ１３０が最も大きい。
【００１３】 従って、受信ＬＳＩ１３０〜１３３の入
力バッファ１５０〜１５３のしきい値がそれぞれ図２
（Ａ）〜（Ｄ）にＶｔｈ１（＞Ｖ１）で示す値に設定さ
れていた場合は、受信ＬＳＩ１３０、１３１、１３２及
び１３３がしきい値Ｖｔｈ１に達するまでの時間遅れｄ
０１、ｄ１１、ｄ２１及びｄ３１は、図２（Ａ）〜
（Ｄ）から分かるように、ｄ０１＞ｄ１１＞ｄ２１＞ｄ
３１なる関係となる。よって、受信ＬＳＩ１３０、１３
１、１３２及び１３３のすべてがそれぞれ正常に動作す
るには、最大の遅延時間ｄ０１まで待たなければなら
ず、動作開始までに時間がかかる。
力バッファ１５０〜１５３のしきい値がそれぞれ図２
（Ａ）〜（Ｄ）にＶｔｈ１（＞Ｖ１）で示す値に設定さ
れていた場合は、受信ＬＳＩ１３０、１３１、１３２及
び１３３がしきい値Ｖｔｈ１に達するまでの時間遅れｄ
０１、ｄ１１、ｄ２１及びｄ３１は、図２（Ａ）〜
（Ｄ）から分かるように、ｄ０１＞ｄ１１＞ｄ２１＞ｄ
３１なる関係となる。よって、受信ＬＳＩ１３０、１３
１、１３２及び１３３のすべてがそれぞれ正常に動作す
るには、最大の遅延時間ｄ０１まで待たなければなら
ず、動作開始までに時間がかかる。
【００１４】 また、上記のような配線パターンのバス
１１０によって発生する遅延時間ｄ０１、ｄ１１、ｄ２
１及びｄ３１を考慮して、すべての受信ＬＳＩ１３０、
１３１、１３２及び１３３が正常に動作するようにプリ
ント基板１６０上の配線パターン設計時に十分な検証を
行わなければならない。
１１０によって発生する遅延時間ｄ０１、ｄ１１、ｄ２
１及びｄ３１を考慮して、すべての受信ＬＳＩ１３０、
１３１、１３２及び１３３が正常に動作するようにプリ
ント基板１６０上の配線パターン設計時に十分な検証を
行わなければならない。
【００１５】そこで、この実施の形態では、受信ＬＳＩ
１３０、１３１、１３２及び１３３の入力バッファ１５
０、１５１、１５２及び１５３のそれぞれをしきい値電
圧（スレショルド電圧）を調整できるトランジスタを用
い、かつ、入力端子１４０、１４１、１４２及び１４３
を介して外部からの制御信号により入力バッファ１５
０、１５１、１５２及び１５３のしきい値を可変制御で
きる構成としたものである。
１３０、１３１、１３２及び１３３の入力バッファ１５
０、１５１、１５２及び１５３のそれぞれをしきい値電
圧（スレショルド電圧）を調整できるトランジスタを用
い、かつ、入力端子１４０、１４１、１４２及び１４３
を介して外部からの制御信号により入力バッファ１５
０、１５１、１５２及び１５３のしきい値を可変制御で
きる構成としたものである。
【００１６】これにより、例えば入力バッファ１５０、
１５１、１５２及び１５３のしきい値を、図２（Ａ）〜
（Ｄ）にＶｔｈ２（＜Ｖ１）に設定することにより、受
信ＬＳＩ１３０、１３１、１３２及び１３３がしきい値
Ｖｔｈ２に達する遅延時間をｄ０２、ｄ１２、ｄ２２及
びｄ３２とすることができる。ここで、この遅延時間は
信号送信ＬＳＩ１２０の近くに配置されている受信ＬＳ
Ｉほど短いから、ｄ０２＜ｄ１２＜ｄ２２＜ｄ３２の関
係にある。また、しきい値Ｖｔｈ２はＶｔｈ１よりも小
さいので、図２（Ａ）〜（Ｄ）に示すように、ｄ３２＜
ｄ３１＜ｄ０１の関係にある。
１５１、１５２及び１５３のしきい値を、図２（Ａ）〜
（Ｄ）にＶｔｈ２（＜Ｖ１）に設定することにより、受
信ＬＳＩ１３０、１３１、１３２及び１３３がしきい値
Ｖｔｈ２に達する遅延時間をｄ０２、ｄ１２、ｄ２２及
びｄ３２とすることができる。ここで、この遅延時間は
信号送信ＬＳＩ１２０の近くに配置されている受信ＬＳ
Ｉほど短いから、ｄ０２＜ｄ１２＜ｄ２２＜ｄ３２の関
係にある。また、しきい値Ｖｔｈ２はＶｔｈ１よりも小
さいので、図２（Ａ）〜（Ｄ）に示すように、ｄ３２＜
ｄ３１＜ｄ０１の関係にある。
【００１７】従って、上記のしきい値Ｖｔｈ２の設定に
より、受信ＬＳＩ１３０、１３１、１３２及び１３３の
すべてがそれぞれ正常に動作するには、最大の遅延時間
ｄ３２まで待たなければならないが、これは従来の遅延
時間ｄ０１よりも短いので、従来に比べて動作開始まで
の時間を短縮できる。例えば、図２（Ａ）〜（Ｄ）の時
間軸の一目盛りを１ｎｓとした場合、従来の動作開始ま
での遅延時間ｄ０１が約８．５ｎｓであるのに対し、こ
の実施の形態の動作開始までの遅延時間ｄ３２が約４．
５ｎｓであり、遅延時間を約半分にすることができる。
より、受信ＬＳＩ１３０、１３１、１３２及び１３３の
すべてがそれぞれ正常に動作するには、最大の遅延時間
ｄ３２まで待たなければならないが、これは従来の遅延
時間ｄ０１よりも短いので、従来に比べて動作開始まで
の時間を短縮できる。例えば、図２（Ａ）〜（Ｄ）の時
間軸の一目盛りを１ｎｓとした場合、従来の動作開始ま
での遅延時間ｄ０１が約８．５ｎｓであるのに対し、こ
の実施の形態の動作開始までの遅延時間ｄ３２が約４．
５ｎｓであり、遅延時間を約半分にすることができる。
【００１８】また、この実施の形態では、プリント基板
における配線パターン設計において、伝送信号波形の歪
みやずれなどの問題での軽減事項が無くなるので、配線
パターン設計を容易にできる。
における配線パターン設計において、伝送信号波形の歪
みやずれなどの問題での軽減事項が無くなるので、配線
パターン設計を容易にできる。
【００１９】なお、本発明は上記の実施の形態に限定さ
れるものではなく、入力端子１４０〜１４３に入力する
制御信号により、自由にしきい値電圧を調整すること
で、様々な伝送信号の変化に対応することもできる。ま
た、上記の実施の形態では、受信ＬＳＩ１３０〜１３３
のしきい値を同一値Ｖｔｈ２に設定したが、同一遅延時
間が得られるように、それぞれ異なる値に設定すること
もできることは勿論である。
れるものではなく、入力端子１４０〜１４３に入力する
制御信号により、自由にしきい値電圧を調整すること
で、様々な伝送信号の変化に対応することもできる。ま
た、上記の実施の形態では、受信ＬＳＩ１３０〜１３３
のしきい値を同一値Ｖｔｈ２に設定したが、同一遅延時
間が得られるように、それぞれ異なる値に設定すること
もできることは勿論である。
【００２０】更に、プリント基板上のＬＳＩに限らず、
またバスはケーブル接続のものにも本発明を適用でき
る。
またバスはケーブル接続のものにも本発明を適用でき
る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
複数の受信集積回路の各入力バッファのしきい値電圧を
調整することができるため、すべての受信集積回路が動
作状態となるまでの遅延時間を調整することができ、よ
って、特に信号送信集積回路及び複数の受信集積回路の
それぞれはプリント基板上に設けられ、バスが配線パタ
ーンにより形成されている場合において、反射による影
響を受けることなく、動作開始までの遅延時間を従来に
比べて短縮することができる。
複数の受信集積回路の各入力バッファのしきい値電圧を
調整することができるため、すべての受信集積回路が動
作状態となるまでの遅延時間を調整することができ、よ
って、特に信号送信集積回路及び複数の受信集積回路の
それぞれはプリント基板上に設けられ、バスが配線パタ
ーンにより形成されている場合において、反射による影
響を受けることなく、動作開始までの遅延時間を従来に
比べて短縮することができる。
【００２２】また、本発明によれば、伝送による信号波
形の歪みやずれを考慮することなく、タイミング設計が
可能となり、また、プリント基板における配線パターン
設計において上記の問題の制限事項が無くなり、配線パ
ターン設計が容易にできる。更に、終端を行っていない
ので、終端を行っている従来方式に比し低消費電流化を
実現できる。
形の歪みやずれを考慮することなく、タイミング設計が
可能となり、また、プリント基板における配線パターン
設計において上記の問題の制限事項が無くなり、配線パ
ターン設計が容易にできる。更に、終端を行っていない
ので、終端を行っている従来方式に比し低消費電流化を
実現できる。
【図１】本発明の一実施の形態の概略構成図である。
【図２】図１の受信ＬＳＩの入力信号電圧波形を示す図
である。
である。
１１０ バス １２０ 信号送信ＬＳＩ（大規模半導体集積回路） １２１ 出力バッファ １３０〜１３３ 受信ＬＳＩ（大規模半導体集積回路） １４０〜１４３ 外部制御信号入力端子 １５０〜１５３ しきい値電圧調整可能な入力バッファ １６０ プリント基板
Claims (2)
- 【請求項１】 信号送信集積回路から送信された信号
を、終端されていないバスを介して複数の受信集積回路
の入力バッファにそれぞれ入力させると共に、前記信号
送信集積回路から送信された信号がその最大値より大な
る値の反射信号とされて前記複数の受信集積回路の入力
バッファにそれぞれ入力される信号伝送方式において、前記複数の受信集積回路の各入力バッファのしきい値電
圧を、それぞれ同一で、かつ、前記信号送信集積回路の
出力送信信号の最大値より小なる値に設定した ことを特
徴とする信号伝送方式。 - 【請求項２】 信号送信集積回路から送信された信号
を、終端されていないバスを介して複数の受信集積回路
の入力バッファそれぞれ入力させると共に、前記信号送
信集積回路から送信された信号がその最大値より大なる
値の反射信号とされて前記複数の受信集積回路の入力バ
ッファにそれぞれ入力される信号伝送方式において、 前記複数の受信集積回路の各入力バッファを、それぞれ
しきい値電圧が調整可能で、かつ、入力端子を介して入
力される外部制御信号により該しきい値電圧が可変設定
される構成とし、前記複数の受信集積回路の各入力バッ
ファのしきい値電圧を、該複数の受信集積回路が動作状
態となるまでの遅延時間が互いに同一になるように前記
外部制御信号により設定した ことを特徴とする信号伝送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09264767A JP3137049B2 (ja) | 1997-09-30 | 1997-09-30 | 信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09264767A JP3137049B2 (ja) | 1997-09-30 | 1997-09-30 | 信号伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112532A JPH11112532A (ja) | 1999-04-23 |
| JP3137049B2 true JP3137049B2 (ja) | 2001-02-19 |
Family
ID=17407913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09264767A Expired - Fee Related JP3137049B2 (ja) | 1997-09-30 | 1997-09-30 | 信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137049B2 (ja) |
-
1997
- 1997-09-30 JP JP09264767A patent/JP3137049B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11112532A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |