JP3693877B2 - デジタル信号出力回路 - Google Patents
デジタル信号出力回路 Download PDFInfo
- Publication number
- JP3693877B2 JP3693877B2 JP2000031299A JP2000031299A JP3693877B2 JP 3693877 B2 JP3693877 B2 JP 3693877B2 JP 2000031299 A JP2000031299 A JP 2000031299A JP 2000031299 A JP2000031299 A JP 2000031299A JP 3693877 B2 JP3693877 B2 JP 3693877B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- impedance
- change
- output impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、信号配線へ信号を出力する信号出力回路に関わり、特に高速化により問題となる信号線上での波形歪みを抑制するための信号出力方式に関する。
【0002】
【従来の技術】
例えば、図17は、特開平10−261948号による出力インピーダンス自己補正回路付半導体集積回路に関するものである。
【0003】
図17の出力インピーダンス自己補正回路付半導体集積回路では、半導体集積回路107の内部回路105は、出力回路101と接続され、出力端子102は、ケーブルまたはプリント配線版などのインピーダンスを有する伝送線路109を介して受信回路108と接続されている。受信回路108の入力は、この従来技術によると終端処理をする必要は無い。入力インピーダンス無限大としている。
【0004】
この従来技術では、半導体集積回路107の電源を立ち上げた直後において、出力回路101の初期状態を出力インピーダンスが最大、つまり駆動能力が最小となるように設定しておき、出力インピーダンスの調整シーケンスを開始する。
【0005】
内部回路105は、出力端子102がLowレベル→Highレベル→Lowレベル→Highレベル→Lowレベル→Highレベルを繰り返し出力するテストパターン信号を出力回路101へ送る。
【0006】
出力がLowレベルからHighレベルに遷移する時に特定のサンプリングタイミングで出力回路101の出力の初期振幅電圧を出力電圧検出回路103で検出する。検出した出力の初期振幅電圧が、出力振幅最大値の1/2程度となる電圧、すなわち、出力インピーダンスが伝送線路109のインピーダンスと等しくなるまで出力回路101の出力インピーダンスをインピーダンス制御信号生成回路104で変化させながらテストを繰り返し、この時の値をインピーダンス制御信号生成回路104内に保持させ、信号出力時には出力回路101の出力インピーダンスがその値になるように制御する。
【0007】
図18は、この従来技術による信号波形を示したものである。出力端子波形110は、図17の出力端子102での信号波形を、受信回路入力波形111は、受信回路108への入力端子(図示せず)での信号波形を示したものである。
【0008】
出力回路101から出力された信号は受信回路108にて反射されるが、出力回路101の出力インピーダンスが伝送線路109の特性インピーダンスと整合しているため出力端子102で再反射されることがなく不要なリンギング等は発生しない。
【0009】
従来の信号出力方式は以上のように構成されているため、以下のような問題がある。
図19は、一般的なバス配線を示したもので、No.1デバイス201〜No.6デバイス206をバス配線207へ分岐配線208を介して接続するものである。バス配線207および分岐配線208は、すべて特性インピーダンス50Ωで、配線長を5cmとする。
【0010】
図19において、各デバイスに前述のバッファを適用すると、出力インピーダンスは50Ω程度に自動調整される。
図20は、No.1デバイス201から200MHz(5nsec)周期でトグル状に変化させた信号を出力した場合のNo.2デバイス202とNo.6デバイス206の入力波形を回路シミュレータ(SPICE)にてシミュレーションした結果である。図中、実線で示した波形がNo.2デバイス202への入力波形、点線で示した波形がNo.6デバイス206への入力波形である。No.2デバイス202の様に出力ドライバ(この場合は、No.1デバイス201)に近い位置に接続されるデバイスほど、出力端から離れた位置に接続されるデバイスよりも、反射の影響により信号の立ち上がりが遅れ、図に示した例ではセットアップタイムが700psec程度しか確保されていない。これは、図17にも示した従来技術の原理に基づくものであり高速化の妨げとなるとともに、配線設計の自由度を著しく狭めるものである。
【0011】
【発明が解決しようとする課題】
この発明は、上記のような問題点を解消するためになされたもので、信号出力時に出力インピーダンスをダイナミックに制御して低インピーダンスから高インピーダンス、または、高インピーダンスから低インピーダンスへ変化させることにより、高速信号伝送時に発生する波形歪みを抑制し、バスの動作速度を高めることができること、および、配線設計時の自由度も損なうことのないこと、および、信号出力時に出力インピーダンスを高インピーダンスにすることにより出力電流を抑えることができることを実現する信号出力方式を提供することを目的とする。
【0012】
【課題を解決するための手段】
この発明に係るデジタル信号出力回路は、出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、以下の要素を有することを特徴とする。
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部、
(2)出力信号の変化を検出する出力信号状態変化検出部、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部。
【0013】
また、連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【0014】
また、連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させ、その後低インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする。
【0015】
また、連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【0016】
また、連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させ、その後高インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする。
【0017】
また、出力バッファは、出力制御信号を入力し、出力制御信号が有意の場合に、出力信号を信号線に出力し、
出力信号状態変化検出部は、次サイクルに出力バッファが信号線に出力する信号である次出力信号と、現サイクルの信号線の信号である現信号と、出力制御信号を検出し、
連続可変部は、出力制御信号が有意であって、次出力信号と現信号が異なる場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【0018】
また、出力インピーダンス可変部は、PMOSトランジスタと、NMOSトランジスタとを組み合わせた回路を有し、
連続可変部は、NMOSトランジスタに出力する信号と逆位相の信号を、PMOSトランジスタに出力することを特徴とする。
【0019】
また、連続可変部は、抵抗と、コンデンサとを有する積分回路を有することを特徴とする。
【0020】
また、積分回路は、更に、アンプを有することを特徴とする。
【0021】
また、出力インピーダンス可変部は、PMOSトランジスタと、NMOSトランジスタとを組み合わせた組み合わせ回路を複数有し、
連続可変部は、各組み合わせ回路について、NMOSトランジスタに出力する信号と逆位相の信号を、PMOSトランジスタに出力し、各組み合わせ回路を異なる信号によって制御することを特徴とする。
【0022】
また、連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスと等しい値に合わせるように出力インピーダンス可変部を制御することを特徴とする。
【0023】
また、連続可変部は、出力インピーダンスの上限値を、保持させるように出力インピーダンス可変部を制御することを特徴とする。
【0024】
また、デジタル信号出力回路は、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を、デジタル信号出力回路の外部から入力し、設定する可変範囲設定入力部を有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とする。
【0025】
また、デジタル信号出力回路は、出力インピーダンス可変部と並列に設けられる出力インピーダンス調整部と、
出力インピーダンス可変部と出力インピーダンス調整部との間の接続を切り替える出力インピーダンス調整スイッチとを有することを特徴とする。
【0026】
また、連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスの半分の値に合わせるように出力インピーダンス可変部を制御することを特徴とする。
【0027】
また、デジタル信号出力回路は、出力負荷を自動的に検出する出力負荷検出部と、
検出した出力負荷に基づいて、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とする。
【0028】
【発明の実施の形態】
実施の形態1.
図1は、実施の形態1における回路構造を示す図である。
図において、1は信号を出力する出力バッファ、2はインピーダンスを可変制御可能な出力インピーダンス可変部、5は信号線、3は前記出力インピーダンス可変部2を制御する連続可変部、4は前記出力バッファ1への入力を監視し前記連続可変部3を制御する出力信号状態変化検出部である。
【0029】
図2は、実施の形態1における出力インピーダンスと出力信号波形の関係を示す波形図である。
6は信号線5へ入力される出力信号、7は出力インピーダンス可変部2の制御されたインピーダンス値を示す出力インピーダンスである。
【0030】
出力信号状態変化検出部4は、出力バッファ1への入力を監視し、次サイクルに出力する信号値が前サイクルの信号値から変化することを検知すると、連続可変部3へ出力インピーダンスを変化させる必要があることを通知する。連続可変部3は、出力信号状態変化検出部4から通知を受けると出力インピーダンス可変部2のインピーダンス値を連続的に変化させるための制御信号を生成し、出力インピーダンス可変部2を制御する。この連続的な制御信号は、出力信号が変化開始する時点(時刻t1)では出力インピーダンス可変部2のインピーダンス値が低く設定するために、出力バッファ1は信号線5へ十分に電流を供給でき、信号の立ち上がりは早くなる。その後、徐々に出力インピーダンス可変部2のインピーダンス値が高くなるように制御することにより、出力バッファ1から信号線5へ供給できる電流値が徐々に減少し、出力波形は図2の出力信号6のような波形となる。
【0031】
なお、図2に点線で示した波形6aは、出力インピーダンス固定時の出力信号波形で、例えば、図1において、出力インピーダンス可変部2が無く、出力バッファ1が信号線5に直結されたような場合の時の信号波形で、波形のエッジが鋭く非常に高い周波数成分を含み、信号線5の先に接続されるデバイスや信号線の分岐などのインピーダンスの不連続点があった場合に、大きな信号反射が発生し、波形を歪ませ正常な信号伝送を妨げる要因となり得る。
【0032】
本発明による出力信号6では出力インピーダンスを制御することにより図2に示したように波形を整形し、信号に含まれる高い周波数成分を大幅に減少できるため信号反射を小さく抑えることができる。
【0033】
実施の形態2.
本実施の形態では、例えばクロック信号などのように一方方向にのみ信号を出力する場合について説明する。
図3は、実施の形態2における出力インピーダンスと出力信号波形の関係を示す波形図である。
図2と同様に、6は出力バッファ1から出力される出力信号、7は出力インピーダンス可変部2の制御されたインピーダンス値を示す出力インピーダンスである。
【0034】
図3に示したように、信号が変化を開始する時点(図3中にt1で示した時刻)には低インピーダンス値とし、信号が変化を終了する時点(図3にt2で示した時刻)には高インピーダンス値となるように、出力インピーダンス可変部2のインピーダンス値を連続的に変化させる。
【0035】
実施の形態3.
本実施の形態では、双方向バッファへ適用する形態について説明する。
図4は、実施の形態3における回路構成を示す図である。
図4において、8は出力イネーブル/ディスエーブル制御機能を有した出力バッファ、9は入力バッファ、10は前記出力バッファ8へ入力する出力データ、出力制御信号(出力イネーブル/ディスエーブル制御信号)、および入力バッファ9が出力する入力信号を監視し、連続可変部3を制御する出力信号状態変化検出部である。出力インピーダンス可変部2、連続可変部3、信号線5は、図1と同様である。
【0036】
図5は、実施の形態3における出力インピーダンスと出力信号波形の関係を示す波形図である。
11は同期動作させるためのクロック信号、12は出力バッファ8の出力イネーブル/ディスエーブルを制御する出力制御信号、13は出力バッファ8から出力される出力信号、14は出力インピーダンス可変部2の制御された出力インピーダンスである。
【0037】
前述の実施の形態とは異なり、本実施の形態では、双方向バッファに適用しているため、出力信号状態変化検出部10が監視する信号が増える。具体的には、前サイクルのバス状態として入力バッファが出力する入力信号と、出力バッファ8へ入力する出力データと、出力制御信号を監視する。次サイクルで出力バッファ8が信号出力することを出力制御信号より検知し(出力イネーブル/ディスエーブル制御信号12が有意になっていること、図5中では“Low”)、かつ、出力バッファ8へ入力する出力データより次サイクルの信号値を検出し(図5には図示せず)、その検出した次サイクルの信号値が入力バッファ9から検出した入力信号の信号値(現サイクルのバスの信号値)と異なる時にのみ、出力インピーダンス可変部2への制御を行なう。
例えば、現在のサイクルでのバスの信号レベルが“High”で次サイクルに出力バッファ8が出力する信号レベルも“High”であった場合、現サイクルと次サイクルとでバスの信号レベルが“High”→“High”で変化しないため、出力インピーダンスの制御は不要となる。従って、このような条件下で各素子を動作させることは無駄な消費電力を発生させることになるため、上記条件下では出力インピーダンス制御を抑制して無駄な電力消費を防止する。
【0038】
実施の形態4.
本実施の形態では、実施の形態1から実施の形態3で用いた出力インピーダンス可変部2について説明する。
図6は、実施の形態4における出力インピーダンス可変部の構成を含む回路構成を示す図である。
15はPMOSトランジスタ、16はNMOSトランジスタ、17は連続可変部である。
【0039】
出力インピーダンス可変部2は、図6に示すように構成されている。
連続可変部17は、PMOSトランジスタ15およびNMOSトランジスタ16のゲート電圧を制御して、PMOSトランジスタ15およびNMOSトランジスタ16のソース−ドレイン間のインピーダンス値を制御する。それぞれのゲートを制御する信号は逆位相の信号とする。
【0040】
実施の形態5.
本実施の形態では、実施の形態1から実施の形態3で用いた連続可変部3,17について説明する。
図7は、実施の形態5における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
19は抵抗、20はコンデンサ、18は制御信号を生成するために連続可変部3,17に入力する制御信号生成用信号、21は連続可変部により生成された制御信号である。
【0041】
連続可変部3,17は、図7に示すように、抵抗19およびコンデンサ20により積分回路を形成するように構成されている。これにより、図17に示す制御信号生成用信号18から同図に示す制御信号21を生成するように動作する。
【0042】
実施の形態6.
本実施の形態では、実施の形態1から実施の形態3で用いた連続可変部3,17について実施の形態5とは異なるような形態を説明する。
図8は、実施の形態6における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
22は抵抗、23はコンデンサ、24はアンプである。18は図7と同様に制御信号生成用信号であり、25は図7の制御信号21と同様に制御信号である。
【0043】
連続可変部3,17は、図8に示すように、抵抗22、コンデンサ23、アンプ24により積分回路を形成するように構成されている。これにより、制御信号生成用信号18から同図に示す制御信号25を生成するように動作する。
【0044】
実施の形態7.
本実施の形態は、実施の形態4で説明した出力インピーダンス可変部を改良した出力インピーダンス可変部について説明する。
図9は、実施の形態7における出力インピーダンス可変部の構成を含む回路構成を示す図である。
26,27,28はPMOSトランジスタ、29,30,31はNMOSトランジスタである。
【0045】
出力インピーダンス可変部は、図9に示すように、複数のPMOSトランジスタ26,27,28とNMOSトランジスタ29,30,31を並列に配置している。各トランジスタの大きさは、全て同一サイズでも、或いは、全て異なるサイズでも良い。
【0046】
PMOSトランジスタとNMOSトランジスタの組み合わせ回路を個別に制御することによって、詳細な出力インピーダンス制御を実現する。例えば、図10に示すような複雑な制御が必要な場合、図6に示したような一組の出力インピーダンス可変部では、複雑な制御信号波形を生成し、制御する必要がある。
しかし、本実施の形態の出力インピーダンス可変部では、個別にそれぞれのトランジスタを単純な制御信号で時間差を付けて制御することによってトランジスタ群による合成出力インピーダンスとして図10に示すような複雑な制御を行うことができる。従って、複雑な制御信号波形生成手段が不要となる。
【0047】
また、別の効果として、非常に速い速度で出力インピーダンスを高インピーダンスから低インピーダンス(又はその逆)へ変化させる場合、大型のトランジスタ1つで構成していると、応答速度が遅くなり、所望の特性を得るのが困難な場合があるが、小型のトランジスタ群を並列に接続している方では応答速度が速くでき、所望の特性を得やすい場合がある。
【0048】
実施の形態8.
本実施の形態では、出力インピーダンス可変部2の可変範囲の上限を信号線5の特性インピーダンスZ0 とする形態について説明する。
図11は、実施の形態8における出力インピーダンス可変部と信号線を示す図である。
図12,図13は、実施の形態8において、出力インピーダンス可変部2を制御した結果のインピーダンス値を示した波形の図である。
【0049】
図6中のトランジスタのソース−ドレイン間のON抵抗を利用して、ゲートに印加する電圧を調整することによって可変範囲の上限をZ0 とする。
【0050】
図12の例では、時刻t2に出力インピーダンスがZ0 になっている。
図12の場合の効果は、例えば、特定の出力バッファから数サイクル連続してバスへ信号出力を行う場合には、次サイクル出力までに出力インピーダンスを低インピーダンス状態に戻しておく必要がある。しかし、図12のように、徐々に戻さずに、時間t2ですぐに低インピーダンス状態に戻すと、バス内のインピーダンス不整合により発生した反射波がバスと出力バッファの接続点で再度大きく反射し、信号波形に大きな波形歪みを生じさせ、正常な信号伝送の妨げとなる。そこで、図12のように、徐々に低インピーダンスに戻すと、バス側からの反射波がバスと出力バッファの接続点に戻ってきた時点では、まだ出力インピーダンスがバスインピーダンスZ0 に近いインピーダンスを持っているため、大きな反射波を防止し、大きな波形歪みを抑制することができる。また、図12のような三角波上の信号は、図7や図8のような簡単な回路で生成することができるため、簡単、かつ、安価に実現することができる。
【0051】
図13の例では、時刻t2から継続して出力インピーダンスがZ0 になっている。
図13に示したような波形になるように出力インピーダンス可変部2を制御すれば、信号線5の先に接続される配線やデバイス等の負荷によって反射波が発生して戻ってきても、信号の送信端である出力インピーダンス可変部2にて信号線5と整合がとられることになるため、信号の再反射を防止し、信号波形の歪みを更に小さく抑えることが可能となる。
【0052】
実施の形態9.
本実施の形態では、出力インピーダンス可変部の可変範囲の設定について説明する。
図14は、実施の形態9における出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
32は出力インピーダンス可変部2の可変範囲を制御する可変範囲設定入力部である。例えば、本発明による回路が搭載されるLSI等の外部からピンプログラマブルに可変範囲を設定するように構成されている。可変範囲設定入力部32に、可変範囲設定情報を入力することによって、出力インピーダンス可変部2の可変範囲を制御するように動作する。
【0053】
なお、出力負荷をパワーオン起動時などに自動的に検出し、その結果に基づき、可変範囲を設定する構成も考えられる。
【0054】
実施の形態10.
本実施の形態では、出力インピーダンスの変化範囲の上限をSW(スイッチ)によって切り換える形態について説明する。
図15は、実施の形態10における出力インピーダンス可変部の構成を示す図である。
33は主出力インピーダンス可変部、34は出力インピーダンス調整部、35は前記出力インピーダンス調整部34の有効/無効を制御する出力インピーダンス調整SWである。
【0055】
次に、動作について説明する。
例えば、図19に示したようなバス構成の場合、バスの端ではなく中間に接続されるNo.3デバイス203やNo.4デバイス204については、これらのデバイスから送信を行なう際に、負荷のインピーダンスが配線のインピーダンスの半分程度に低下する。従って、バスの中間に接続されるデバイスについては、出力インピーダンスの変化範囲の上限を負荷のインピーダンスに合致するように調整する。具体的には、出力インピーダンス調整SW35を有効にして出力インピーダンス調整部34を主出力インピーダンス可変部33に並列に接続するようにする。これによって、出力インピーダンスの上限が低くなるように動作する。
【0056】
図19のNo.3デバイス203やNo.4デバイス204などの位置のように、バス配線の端ではなく、中間からバスをドライブしようとした場合、見かけ上その位置からは特性インピーダンスZ0 の配線が2本並列に出ていることになり、その位置から見た特性インピーダンスはZ0 /2に低下する。
従って、その位置に接続されるドライバは、本来想定される特性インピーダンスZ0 よりも重い負荷(Z0 /2)をドライブせねばならず、バス端に接続された場合と同等のスピードで信号を変化させようとすると、バス端に接続された場合よりも大きなドライブ能力を要求されることになる。
ところが、前述の実施の形態のように、出力インピーダンス可変部2を出力信号変化時にバスの特性インピーダンスと同じZ0 まで上げてしまうと、出力バッファのドライブ電流を制限することと等価となるため、結果的に信号の変化スピードを低下させ、高速化の妨げとなる。
そこで、本実施の形態では、出力インピーダンス可変部2の上限をZ0 /2に制限し、バス配線の中間に接続された場合に最適なドライブ能力を発揮させ、バス端に接続された場合と同等の信号変化スピードを維持し、高速化を実現することができる。
【0057】
実施の形態11.
図16は、実施の形態11における出力インピーダンス可変部の構成と出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
36は出力インピーダンス可変部2の可変範囲を制御する可変範囲設定入力部である。例えば、本発明による回路が搭載されるLSI等の外部からピンプログラマブルに可変範囲を設定可能とするものである。
【0058】
なお、図21は、本発明による信号出力方式を用いた場合に、図18と同一条件でシミュレーションした結果で、従来技術による方法よりも早く信号が変化し、セットアップタイムが2nsec程度確保されており、信号速度の高速化に適していることがわかる。
なお、図19に示した回路構成で、図19中のNo.1デバイス201から出力する信号として、図3に示した出力信号6を用い、No.1デバイス201の可変出力インピーダンスが図3に示した出力インピーダンス7の状態になるように設定した。
【0059】
実施の形態12.
図22、23、24、25は実施の形態1、2、3の変形例を説明する図であり、前記実施の形態1,2,3において、出力インピーダンス可変部2のインピーダンス値を、信号出力時に低インピーダンスから高インピーダンスに変化させる替わりに、高インピーダンスから低インピーダンスに変化させるようにしたものである。
【0060】
バスの形態によっては本実施の形態による方が、反射歪による出力信号波形の歪を低減する効果が高い場合がある。
【0061】
図25は、本実施の形態による方式を用いた場合のシミュレーション結果で、セットアップタイムが2nsec以上確保されていることがわかる。
【0062】
【発明の効果】
本発明による出力信号6では出力インピーダンスを制御することにより図2に示したように波形を整形し、信号に含まれる高い周波数成分を大幅に減少できるため信号反射を小さく抑えることができる。
【0063】
また、この発明によれば、不要な出力インピーダンスの制御を抑制し、無駄な電力消費を防止することができる。
【0064】
また、この発明によれば、連続可変信号群は、並列に接続したトランジスタ群による出力インピーダンス可変手段を個別に制御することにより、複雑な出力インピーダンスの制御を実現することができる。
【0065】
また、この発明によれば、信号線5の先に接続される配線やデバイス等の負荷によって反射波が発生して戻ってきても、信号の送信端である出力インピーダンス可変部2にて信号線5と整合がとられることになるため、信号の再反射を防止し、信号波形の歪みを更に小さく抑えることが可能となる。
【0066】
また、この発明によれば、変化させる出力インピーダンスの範囲を外部から入力し設定することによって、調整を容易にすることができる。
【0067】
また、この発明によれば、出力インピーダンス調整SWを切り換えることによって、出力インピーダンスの上限を低くし、バスの中間に接続されるデバイスについて、負荷のインピーダンスに合致するように調整することができる。
【0068】
また、この発明によれば、バスの形態に応じて、反射歪による出力信号波形の歪を低減することができる。
【図面の簡単な説明】
【図1】 実施の形態1における回路構造を示す図である。
【図2】 実施の形態1における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図3】 実施の形態2における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図4】 実施の形態3における回路構成を示す図である。
【図5】 実施の形態3における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図6】 実施の形態4における出力インピーダンス可変部の構成を含む回路構成を示す図である。
【図7】 実施の形態5における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
【図8】 実施の形態6における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
【図9】 実施の形態7における出力インピーダンス可変部の構成を含む回路構成を示す図である。
【図10】 実施の形態7における複雑な出力インピーダンス特性を示す図である。
【図11】 実施の形態8における出力インピーダンス可変部と信号線を示す図である。
【図12】 実施の形態8において出力インピーダンス可変部を制御した結果のインピーダンス値を示した波形の図である。
【図13】 実施の形態8において出力インピーダンス可変部を制御した結果のインピーダンス値を示した波形の図である。
【図14】 実施の形態9における出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
【図15】 実施の形態10における出力インピーダンス可変部の構成を示す図である。
【図16】 実施の形態11における出力インピーダンス可変部の構成と出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
【図17】 出力インピーダンス自己補正回路付半導体集積回路の図である。
【図18】 従来技術による信号波形を示した図である。
【図19】 一般的なバス配線を示した図である。
【図20】 従来技術における回路を回路シミュレータにてシミュレーションした結果の図である。
【図21】 本発明における回路を回路シミュレータにてシミュレーションした結果の図である。
【図22】 実施の形態12における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図23】 実施の形態12における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図24】 実施の形態12における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図25】 本発明における回路を回路シミュレータにてシミュレーションした結果の図である。
【符号の説明】
1 出力バッファ、2 出力インピーダンス可変部、3 連続可変部、4 出力信号状態変化検出部、5 信号線、6 出力信号、7 出力インピーダンス、6a 出力インピーダンス固定時の出力信号波形、8 出力バッファ、9 入力バッファ、10 出力信号状態変化検出部、11 クロック信号、12 出力制御信号、13 出力信号、14 出力インピーダンス、15 PMOSトランジスタ、16 NMOSトランジスタ、17 連続可変部、18 制御信号生成用信号、19 抵抗、20 コンデンサ、21 制御信号、22 抵抗、23 コンデンサ、24 アンプ、25 制御信号、26 PMOSトランジスタ、27PMOSトランジスタ、28 PMOSトランジスタ、29 NMOSトランジスタ、30 NMOSトランジスタ、31 NMOSトランジスタ、32 可変範囲設定入力、33 主出力インピーダンス可変部、34 出力インピーダンス調整部、35 出力インピーダンス調整SW、36 可変範囲設定入力、101 出力回路、102 出力端子、103 出力電圧検出回路、104 インピーダンス制御信号生成回路、105 内部回路、106 クロック端子、107半導体集積回路、108 受信回路、109 伝送線路、110 出力端子波形、112 受信回路入力波形、201 No.1デバイス、202 No.2デバイス、203 No.3デバイス、204 No.4デバイス、205 No.5デバイス、206 No.6デバイス、207 バス配線、208 分岐配線。
Claims (15)
- 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。 - 連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させ、その後低インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする請求項1記載のデジタル信号出力回路。
- 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。 - 連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させ、その後高インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする請求項3記載のデジタル信号出力回路。
- 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力バッファは、出力制御信号を入力し、出力制御信号が有意の場合に、出力信号を信号線に出力し、
出力信号状態変化検出部は、次サイクルに出力バッファが信号線に出力する信号である次出力信号と、現サイクルの信号線の信号である現信号と、出力制御信号を検出し、
連続可変部は、出力制御信号が有意であって、次出力信号と現信号が異なる場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力インピーダンス可変部は、PMOSトランジスタと、NMOSトランジスタとを組み合わせた回路を有し、
連続可変部は、NMOSトランジスタに出力する信号と逆位相の信号を、PMOSトランジスタに出力することを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、抵抗と、コンデンサとを有する積分回路を有することを特徴とするデジタル信号出力回路。 - 積分回路は、更に、アンプを有することを特徴とする請求項7記載のデジタル信号出力回路。
- 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力インピーダンス可変部は、PMOSトランジスタと、NMOSトランジスタとを組み合わせた組み合わせ回路を複数有し、
連続可変部は、各組み合わせ回路について、NMOSトランジスタに出力する信号と逆位相の信号を、PMOSトランジスタに出力し、各組み合わせ回路を異なる信号によって制御することを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスと等しい値に合わせるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。 - 連続可変部は、出力インピーダンスの上限値を、保持させるように出力インピーダンス可変部を制御することを特徴とする請求項10記載のデジタル信号出力回路。
- 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
(4)出力インピーダンス可変部が変化させる出力インピーダンスの範囲を、デジタル信号出力回路の外部から入力し、設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
(4)出力インピーダンス可変部と並列に設けられる出力インピーダンス調整部と、
(5)出力インピーダンス可変部と出力インピーダンス調整部との間の接続を切り替える出力インピーダンス調整スイッチとを有することを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスの半分の値に合わせるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。 - 出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
(1)出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
(2)出力信号の変化を検出する出力信号状態変化検出部と、
(3)出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
(4)出力負荷を自動的に検出する出力負荷検出部と、
(5)検出した出力負荷に基づいて、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とするデジタル信号出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000031299A JP3693877B2 (ja) | 1999-04-08 | 2000-02-09 | デジタル信号出力回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11-101704 | 1999-04-08 | ||
JP10170499 | 1999-04-08 | ||
JP2000031299A JP3693877B2 (ja) | 1999-04-08 | 2000-02-09 | デジタル信号出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000353945A JP2000353945A (ja) | 2000-12-19 |
JP3693877B2 true JP3693877B2 (ja) | 2005-09-14 |
Family
ID=26442534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000031299A Expired - Fee Related JP3693877B2 (ja) | 1999-04-08 | 2000-02-09 | デジタル信号出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3693877B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8681881B2 (en) | 2010-05-28 | 2014-03-25 | Denso Corporation | Communication signal generating device and communication apparatus for use in communication system |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100369379C (zh) * | 2003-06-24 | 2008-02-13 | 松下电器产业株式会社 | 信号传输系统中使输出阻抗匹配的装置及方法 |
JP4559151B2 (ja) * | 2004-07-29 | 2010-10-06 | 富士通株式会社 | 終端回路、半導体装置、及び電子機器 |
US8396164B2 (en) | 2008-03-17 | 2013-03-12 | Denso Corporation | Receiving device including impedance control circuit and semiconductor device including impedance control circuit |
JP4603069B2 (ja) | 2008-03-17 | 2010-12-22 | 株式会社日本自動車部品総合研究所 | 受信装置 |
JP5356985B2 (ja) * | 2009-11-25 | 2013-12-04 | パナソニック株式会社 | 半導体集積回路およびその調整方法 |
CN102541798B (zh) * | 2010-12-07 | 2015-06-10 | 瑞昱半导体股份有限公司 | 通用串行总线系统的在线校正方法及其装置 |
JP6036124B2 (ja) * | 2012-10-02 | 2016-11-30 | 株式会社ソシオネクスト | 受信回路、受信回路の制御方法 |
US9740643B2 (en) * | 2013-06-20 | 2017-08-22 | Apple Inc. | Systems and methods for recovering higher speed communication between devices |
JP2021034909A (ja) * | 2019-08-26 | 2021-03-01 | 株式会社デンソー | リンギング抑制回路 |
-
2000
- 2000-02-09 JP JP2000031299A patent/JP3693877B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8681881B2 (en) | 2010-05-28 | 2014-03-25 | Denso Corporation | Communication signal generating device and communication apparatus for use in communication system |
DE102011076153B4 (de) | 2010-05-28 | 2023-07-27 | Denso Corporation | Kommunikationssignalerzeugungseinrichtung und Kommunikationsvorrichtung für eine Verwendung in einem Kommunikationssystem |
Also Published As
Publication number | Publication date |
---|---|
JP2000353945A (ja) | 2000-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7969197B2 (en) | Output buffer circuit and differential output buffer circuit, and transmission method | |
KR100578649B1 (ko) | 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법 | |
US8717080B2 (en) | Digital delay line driver | |
KR100670653B1 (ko) | 반도체 소자의 출력 드라이버 | |
JPH1093417A (ja) | 伝送ライン・ドライブ用プッシュプル回路 | |
JP2003309461A (ja) | 出力バッファ回路 | |
JP3693877B2 (ja) | デジタル信号出力回路 | |
US7663397B2 (en) | Semiconductor device including on-die termination control circuit having pipe line varying with frequency range | |
US7863946B2 (en) | Electric signal outputting apparatus with a switching part, an impedance matching part, and an auxiliary switching part | |
US6487250B1 (en) | Signal output system | |
US6970029B2 (en) | Variable-delay signal generators and methods of operation therefor | |
JP3794347B2 (ja) | 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 | |
US6380777B1 (en) | Output driver having controlled slew rate | |
JP3708897B2 (ja) | 出力バッファ回路 | |
US5852372A (en) | Apparatus and method for signal handling on GTL-type buses | |
KR100202767B1 (ko) | 데이타 전송 방식 및 데이타 전송 회로 | |
JP2006287163A (ja) | 半導体集積回路 | |
US6366520B1 (en) | Method and system for controlling the slew rate of signals generated by open drain driver circuits | |
US6876224B2 (en) | Method and apparatus for high speed bus having adjustable, symmetrical, edge-rate controlled, waveforms | |
EP1766779A2 (en) | Dynamic-to-static logic converter | |
KR19980064072A (ko) | 병렬/직렬 변환기 | |
JP5257493B2 (ja) | 出力バッファ回路 | |
JP2004129198A (ja) | ジッター発生回路及び半導体装置 | |
JP4992927B2 (ja) | シリアルパラレル変換装置 | |
JP3550045B2 (ja) | 入力装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040514 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041018 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050329 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050527 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050622 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |