JP3550045B2

JP3550045B2 - 入力装置

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Publication number: JP3550045B2
Application number: JP11502399A
Authority: JP
Inventors: 裕寺田; 武文吉河
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-04-28
Filing date: 1999-04-22
Publication date: 2004-08-04
Anticipated expiration: 2019-04-22
Also published as: JP2000082948A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるデータ転送を高速に行うデータの入力装置に関する。
【０００２】
【従来の技術】
近年のマルチメディアの普及により半導体デバイスに要求される性能は日々厳しくなっており、高速化及び低消費電力化の流れは激しくなっている。特に画像処理のような大容量のデータを高速に扱うシステムにおいては、極めて高速に動作する半導体デバイスが必要となってきている。このようなデバイスではデータの転送を高速に行う必要があり、高速データ転送のための技術が必須である。高速転送に関係する技術としては、入出力回路の高速化、データバスの高速規格の採用等が挙げられる。近年では、入力回路として、受信する信号の電圧を参照電圧と比較し、その差に応じて前記受信信号を増幅する差動入力回路や、差動信号（相補信号）を入力して１つの信号を出力する差動入力回路が一般的に採用される。
【０００３】
【発明が解決しようとする課題】
しかしながら、データ信号の出力回路がプッシュプル型である場合は、各ドライバトランジスタが"Ｈ"データを出力する時と、"Ｌ"データを出力する時との出力インピーダンス（電流）を各々同一値に揃えることは極めて難しい。また、データ信号の出力回路が抵抗終端を行うプルアップ型の場合には、抵抗を流れる電流と、データ信号出力用のトランジスタを流れる電流とを同等にすることは困難である。
【０００４】
以上の技術背景から、データ信号の"Ｌ"から"Ｈ"への遷移期間と、"Ｈ"から"Ｌ"への遷移期間とは等しくならず、その結果、受信回路においてデータ信号の"Ｈ"論理値と"Ｌ"論理値とが参照電圧に対して対称とならない状態が生じてしまう。このような不定な（ばらつきが有る）間隔で転送されるデータ信号を、規則正しい基準クロック信号で保持すると、スキューが発生し易くなり、誤動作を生じ、システムレベルでの高速動作化の障害となる。このスキューは高速動作時においてより顕著に現れ、より一層の高速動作の障害となる。データの遷移期間は一般的に数１００ｐｓ〜数ｎｓであるので、例えば数１００ＭＨｚのクロック信号を用いた高速動作時、即ち、クロック信号の１周期が数ｎｓの状況下では、前記データ遷移期間はクロック信号の１周期の数１０％を占めることになり、スキューが発生し易くなる。
【０００５】
本発明は、前記課題に鑑み、その目的は、入力するデータ信号の"Ｈ"から"Ｌ"への遷移時間と"Ｌ"から"Ｈ"への遷移時間との相違が原因で発生するスキューを防止し、高速動作を実現する入力装置及び出力装置を提供することにある。
【０００６】
【課題を解決するための手段】
この課題を解決するため、本発明の入力装置では、入力するデータ信号の"Ｈ"から"Ｌ"への遷移時間と"Ｌ"から"Ｈ"への遷移時間との違いを補正するため、そのデータ信号の一方又は双方の遷移時間に応じてクロック信号を遅延し、この１種又は２種の遅延クロック信号又は/及び元のクロック信号を用いて入力データ信号をラッチすることとする。
【０００７】
より具体的に、請求項１記載の発明の入力装置は、データ信号の論理値に応じて遅延時間を設定し、クロック信号を前記遅延時間だけ遅延する遅延手段と、前記遅延されたクロック信号に基づいて前記データ信号を保持する保持回路とを備え、前記遅延手段は、前記クロック信号のデータ取込用エッジと前記データ信号の立上り及び立下りエッジの少なくとも一方とでタイミング比較する比較器と、前記比較器の比較結果に応じて前記データ信号の立上りと立下りとに対して相互に異なる遅延時間を設定する遅延回路とを備えたことを特徴とする。
【０００８】
請求項２記載の発明は、前記請求項１又は２記載の入力装置において、前記遅延手段は、前記クロック信号のデータ取込用エッジと前記データ信号の立上り及び立下りエッジの少なくとも一方とでタイミング比較する比較器と、前記データ信号の立上りエッジについての前記比較器の比較結果に応じて、前記データ信号の"Ｈ"論理値に応じた前記遅延時間を設定する第１の遅延回路と、前記データ信号の立下りエッジについての前記比較器の比較結果に応じて、前記データ信号の"Ｌ"論理値に応じた前記遅延時間を設定する第２の遅延回路と、前記データ信号が"Ｈ"論理値の時に前記第１の遅延回路の遅延時間を選択し、前記データ信号が"Ｌ"論理値の時に前記第２の遅延回路の遅延時間を選択する選択回路とを備えたことを特徴とする。
【０００９】
請求項３記載の発明は、前記請求項１又は２記載の入力装置において、前記遅延回路は、前記比較器の比較結果と、前記データ信号の取込みを保証するセットアップタイムとに応じて、前記遅延時間を設定することを特徴とする。
【００１０】
以上の構成により、請求項１ないし請求項３記載の発明の入力装置では、例えばデータ信号の"Ｈ"から"Ｌ"への遷移期間が長い場合には、元のクロック信号のデータ取込エッジは前記遷移期間内に位置するものの、データ信号の"Ｌ"論理値に応じて長い遅延時間が設定され、クロック信号がこの遅延時間だけ遅延されるので、データ信号が"Ｌ"状態に遷移し終った後にクロック信号のデータ取込タイミングが位置することになる。従って、"Ｌ"論理値のデータ信号を確実に取り込むことが可能であり、ミスラッチが防止される。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
（第１の実施の形態）
図１から図４は本発明の第１の実施の形態を示す。図３は送信チップ及び受信チップを含むデータ信号の送受信システムの構成図である。
【００１３】
図３において、送信チップ１０は、内部に複数個（ｎ個）の出力バッファ３０１、３０２…３０ｎと、内部回路３５とを含む。内部回路３５は、前記各出力バッファを介して、後に詳述するテストモードと通常動作モードとの切り換え信号Ｃｏｎ、及びデータ信号Ｄ１…Ｄｎを受信チップ２０に送出する。
【００１４】
受信チップ２０の内部には、図４にも示すように、データ信号Ｄ１…Ｄｎを各々保持する入力回路４０1〜４０nと、各入力回路４０1〜４０nで保持されたデータ信号Ｄ１''、Ｄ２''…Ｄn''を受け取る内部回路５０と、基準クロック信号を受けてクロック信号ＣＬＫを発生するＰＬＬ回路５１と、前記内部回路５０に電源電圧を供給すると共に各入力回路４０１…４０ｎに参照電圧Ｖref（後述）を供給する電源回路５２とが備えられる。
【００１５】
図１は入力回路４０1の内部構成図である。他の入力回路４０2〜４０nも入力回路４０1と同様の構成である。
【００１６】
図１において、入力回路４０１は、内部に入力バッファ１１と、遅延手段６０と、保持回路２１とを備える。前記遅延回路６０は、比較器５と、２個の遅延回路３１、３２と、セレクタ４とを内蔵する。
【００１７】
入力バッファ１１は、差動型の増幅器（差動入力回路）であって、参照電圧Ｖrefとデータ信号Ｄ１とを入力して、データ信号Ｄ１と参照電圧Ｖrefとの差に基づいて増幅後のデータ信号Ｄ1’を出力する。参照電圧Ｖrefは、電源電圧以下で且つグランド電位よりも高く設定される。入力バッファ１１は、入力データ信号Ｄ１がこの参照電圧Ｖrefよりも高電位の場合には、"Ｈ"電位として電源電位を出力し、入力データ信号Ｄ１が参照電圧Ｖrefよりも低電位の場合には、"Ｌ"電位としてグランド電位を出力する。
【００１８】
保持回路２１は、Ｄラッチで構成され、前記遅延回路３１又は３２で遅延された遅延クロック信号ＣＬＫ２のアップエッジ（データ取込タイミング）において、前記入力バッファ１１からの増幅後のデータ信号Ｄ1’を保持して、ラッチ後のデータ信号Ｄ1''を出力する。
【００１９】
比較器５は、データ信号Ｄ1’とクロック信号ＣＬＫとの位相を比較する。データ信号Ｄ1’のアップエッジ（立上り変化点）とクロック信号ＣＬＫのアップエッジとの位相比較の結果は、信号Ｃｄｅ１Ｆ,Ｃｄｅ１Ｂとして出力される。データ信号Ｄ１'のアップエッジがクロック信号ＣＬＫのアップエッジよりも前に位置する場合には、信号Ｃｄｅ１Ｆとしてその位相のずれ分に応じたパルスが出力され、データ信号Ｄ１'のアップエッジがクロック信号ＣＬＫのアップエッジよりも後ろに位置する場合には、信号Ｃｄｅ１Ｂとしてその位相のずれ分に応じたパルスが出力される。同様に、データ信号Ｄ1’のダウンエッジ（立下り変化点）とクロック信号ＣＬＫのアップエッジとの位相比較の結果は、信号Ｃｄｅ２Ｆ,Ｃｄｅ２Ｂに出力される。データ信号Ｄ1’のダウンエッジがクロック信号ＣＬＫのアップエッジよりも前に位置する場合には、信号Ｃｄｅ２Ｆとしてその位相のずれ分に応じたパルスが出力され、データ信号Ｄ1’のダウンエッジがクロック信号ＣＬＫのアップエッジよりも後ろに位置する場合には、信号Ｃｄｅ２Ｂとしてその位相のずれ分に応じたパルスが出力される。
【００２０】
遅延回路３１、３２の遅延量は可変であり、比較器５の位相比較結果Ｃｄｅ１Ｆ,Ｃｄｅ１ＢとＣｄｅ２Ｆ,Ｃｄｅ２Ｂによって各々遅延量が決定される。第１の遅延回路３１は、前記決定された遅延量だけクロック信号ＣＬＫを遅延させて生成した遅延クロック信号ＣＬＫ＿ＬＨを出力し、同様に、第２の遅延回路３２は、前記決定された遅延量だけクロック信号ＣＬＫを遅延させて生成した遅延クロック信号ＣＬＫ＿ＨＬを出力する。また、遅延回路３１、３２及び前記比較器５は、モード切換信号Ｃｏｎが"Ｈ"の時は活性状態になり、モード切換信号Ｃｏｎが"Ｌ"の時は非活性状態になる。
【００２１】
セレクタ４は、データ信号Ｄ1’が"Ｈ"状態のときは遅延回路３１から出力される信号ＣＬＫ＿ＬＨを、データ信号Ｄ1’が"Ｌ"状態のときは遅延回路３２から出力される信号ＣＬＫ＿ＨＬを各々選択して、クロック信号ＣＬＫ２として保持回路２１に出力する。
【００２２】
次に、本実施の形態の入力装置の動作をテストモードと通常動作モードとに分けて説明する。
【００２３】
図２は動作タイミングチャートを示す。図２(a)はテストモード期間を、図２(b)は通常動作期間を示す。
（テストモード）
先ず、クロック信号ＣＬＫを遅らせる遅延量を決定するために、テストモード期間（イニシャライズ期間）を設ける。
【００２４】
モード切換信号Ｃｏｎが"Ｈ"になることにより、イニシャライズ期間となる。イニシャライズ期間に入ると、送信チップ１０から受信チップ２０に対してテストデータとして、"Ｈ"、"Ｌ"、"Ｈ"、"Ｌ"を繰り返すデータ信号Ｄａｔａが出力される。図２(a)に示す通り、データ信号Ｄ１は"Ｌ"から"Ｈ"への遷移と"Ｈ"から"Ｌ"への遷移とで遷移時間に差が生じており、入力バッファ１１により増幅されたデータ信号Ｄ１’は"Ｈ"状態と"Ｌ"状態との各長さは同一でない。
【００２５】
本実施の形態では、データ信号Ｄ１'をクロック信号を用いて保持する際、十分なセットアップタイムを保証するためにセットアップタイムＴ１を予め決定している。このセットアップタイムＴ１は、クロック信号の１周期の３０〜５０％程度の期間に設定する。このセットアップタイムＴ１は、後述する位相差Ｔ２、Ｔ３を越える長い期間である。比較器５によってデータ信号Ｄ1’とクロック信号ＣＬＫとの位相が比較された結果、データ信号Ｄ1’のアップエッジがクロック信号ＣＬＫのアップエッジよりも前に位置する場合には、データ信号Ｄ1’のアップエッジとクロック信号ＣＬＫのアップエッジとの間の位相差をＴ２とすると、遅延回路３１は、遅延値ｄｅ１として時間Ｔ１−Ｔ２を決定し、一方、データ信号Ｄ1’のアップエッジがクロック信号ＣＬＫのアップエッジよりも後ろに位置する場合には、遅延回路３１は、遅延値ｄｅ１として時間Ｔ１＋Ｔ２を決定する。データ信号Ｄ1’のダウンエッジがクロック信号ＣＬＫのアップエッジよりも後ろに位置する場合には、データ信号Ｄ1’のダウンエッジとクロック信号ＣＬＫのアップエッジとの間の位相差をＴ３とすると、遅延回路３２は、遅延値ｄｅ２として時間Ｔ１+Ｔ３を決定し、一方、データ信号Ｄ1’のダウンエッジがクロック信号ＣＬＫのアップエッジよりも前に位置する場合には、遅延回路３２は、遅延値ｄｅ２として時間Ｔ１−Ｔ３を決定する。その結果、遅延クロック信号ＣＬＫ２のアップエッジは、データ信号Ｄ１のアップ及びダウンエッジに対して常にセットアップタイムＴ１分遅れたタイミングに位置する。
【００２６】
前記のように、遅延回路３１、３２の遅延量が決定されると、遅延回路３１、３２は、各々、決定された遅延量でクロック信号ＣＬＫを遅延して、遅延クロック信号ＣＬＫ＿ＬＨ、ＣＬＫ＿ＨＬを出力する。一方の遅延クロック信号ＣＬＫ＿ＬＨは、第１の遅延回路３１によって遅延された信号であって、その遅延量は、データ信号Ｄ１'が"Ｌ"状態から"Ｈ"状態に遷移するときのアップエッジとクロック信号ＣＬＫのアップエッジとの位相差によって決定された遅延量である。他方の遅延クロック信号ＣＬＫ＿ＨＬは、第２の遅延回路３２によって遅延された信号であって、その遅延量は、データ信号が"Ｈ"状態から"Ｌ"状態に遷移するときのダウンエッジとクロック信号ＣＬＫのアップエッジとの位相差によって決定された遅延量である。
【００２７】
以上でイニシャライズ期間は終了する。
【００２８】
（動作モード）
次にモード切換信号Ｃｏｎが"Ｌ"になることにより、通常動作モードに入る。この通常動作モードでは、通常のデータ転送と同様にデータ信号が転送される。但し、データ信号を保持回路２１で保持する際のクロック信号としては、イニシャライズ期間に設定した２種の遅延クロック信号ＣＬＫ＿ＬＨ，ＣＬＫ＿ＨＬから選択した遅延クロック信号ＣＬＫ２を使用する。セレクタ４は、データ信号Ｄ1’の論理値に基づいて遅延クロック信号ＣＬＫ＿ＬＨ又はＣＬＫ＿ＨＬの選択を行う。即ち、セレクタ４は、データ信号Ｄ1’が現在"Ｈ"状態の時は遅延クロック信号ＣＬＫ＿ＬＨを選択し、データ信号Ｄ1’が"Ｌ"状態の時は遅延クロック信号ＣＬＫ＿ＨＬを選択する。セレクタ４で選択された信号は遅延クロック信号ＣＬＫ２として保持回路２１に入力され、保持回路２１においてこの遅延クロック信号ＣＬＫ２のアップエッジでデータ信号Ｄ１'を保持する。
【００２９】
以上の説明から判るように、データ信号Ｄ1’のアップ及びダウンの各エッジと遅延クロック信号ＣＬＫ２のアップエッジとの位相差が低減されるので、データ信号Ｄ1’の確実な保持動作を行うことができ、ミスラッチを防止できる。
【００３０】
次に、本実施の形態の入力回路の動作を示す図２と、セレクタ４を使用せずに従来通り入力クロック信号ＣＬＫの立上りエッジでデータ信号を取り込む場合の動作を示す図６とを比較する。図２及び図６において、クロック信号ＣＬＫの最初の立上りタイミングｔ０では、差動増幅器１１からのデータ信号Ｄ１'は参照電圧Ｖrefを越えた電圧値を有して"Ｈ"状態にある。従って、図６では、このデータ信号Ｄ１'をクロック信号ＣＬＫの最初の立上りエッジで取り込むと、保持回路２１でラッチされるデータ信号Ｄ１''は正規の"Ｈ"状態となる。図２においては、クロック信号ＣＬＫを時間Ｔ１-Ｔ２だけ遅延した遅延クロック信号ＣＬＫ＿ＬＨの立上りエッジでデータ信号Ｄ１'を取り込んでいるが、図６と同様に入力クロック信号ＣＬＫの最初の立上りエッジで取り込んでも、"Ｈ"状態のデータ信号Ｄ１'を正規に取り込むことが可能である。従って、本発明では、データ信号Ｄ１の"Ｈ"及び"Ｌ"の両論理値に応じて２種の遅延値を計算する必要はない。即ち、本発明では、一方の論理値に対応して遅延クロック信号ＣＬＫ＿ＬＨ又はＣＬＫ＿ＨＬを生成し、この遅延クロック信号で一方の論理値にあるデータ信号Ｄ１'を取り込み、他方の論理値に対しては遅延値を計算せず、元のクロック信号ＣＬＫで前記他方の論理値にあるデータ信号Ｄ１'を取り込む構成も含まれる。この構成の場合は、セレクタ４は、一方の遅延回路（例えば３１）の遅延クロック信号と、元のクロック信号ＣＬＫとを受ける。本発明では、セットアップタイムＴ１は必須でないが、データ信号Ｄ１'の遷移期間を過ぎて安定期間（電圧が一定の期間）でデータ信号Ｄ１'を取り込むためには、セットアップタイムＴ１を設けることが望ましい。
【００３１】
一方、図２及び図６において、クロック信号ＣＬＫの次の立上りタイミングｔ１では、差動増幅器１１からのデータ信号Ｄ１'は遷移期間にあるものの未だ参照電圧Ｖrefを越えた電圧値を有して"Ｈ"状態にある。その結果、図６では、このデータ信号Ｄ１'をクロック信号ＣＬＫの次の立上りタイミングｔ１でラッチすると、保持回路２１は"Ｈ"状態のデータ信号Ｄ１'を保持して、同図に破線で示すように正規の"Ｌ"状態のデータ信号Ｄ１'を保持せず、ミスラッチとなる。これに対し、本実施の形態では、図２に示すように、クロック信号ＣＬＫを所定遅延値ｄｅ２（＝Ｔ１＋Ｔ３）だけ遅延した遅延クロック信号ＣＬＫ＿ＨＬの立上りエッジ、即ちデータ信号Ｄ１'の電圧が参照電圧Ｖref未満となったタイミングｔ２で、この"Ｌ"状態のデータ信号Ｄ１'が保持回路２１でラッチされる。従って、本実施の形態では、ミスラッチがない。
【００３２】
尚、本実施の形態では、クロック信号の１サイクル期間ではデータ信号Ｄ１'は同一の値を保持する（つまり、データ信号の周波数はクロック信号の半分である）場合について説明したが、本発明はこの場合に限定されるものではなく、特に両者の周波数の制限を受けるものではない。
【００３３】
また、本実施の形態では、データ信号Ｄ１'の取込みにクロック信号の立上りエッジを用いたが、クロック信号の立下りエッジを用いること、又はクロック信号の立上り及び立上りの両エッジを用いることは、適宜変更可能である。
【００３４】
更に、本実施の形態では、２つの遅延回路３１,３２を用いて、データ信号が"Ｈ"状態のときに第１の遅延回路３１で遅延した遅延クロック信号を選択し、前記データ信号が"Ｌ"状態のときに第２の遅延回路３２で遅延した遅延クロック信号を選択したが、データ信号のアップエッジのみがクロック信号よりも後ろに位置することが明らかな場合には、第１の遅延回路３１のみを用いてデータ信号Ｄ１'のアップエッジでの位相調整のみを行っても良い。また、データ信号のダウンエッジのみがクロック信号よりも後ろに位置することが明らかな場合には、第２の遅延回路３２のみを用いて、データ信号Ｄ１'のダウンエッジでの位相調整のみを行ってもよく、これ等の何れの場合もセレクタ４は不要である。また、セットアップタイムＴ１はデータ保持に十分な値で固定であるものとして説明したが、外部からの新たな制御信号によって可変とすれば、より高速動作化に有効な構成となる。
【００３５】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図５に基づいて説明する。
【００３６】
図５において、７０は複数のデータ信号（同図では１つのデータ信号Ｄ１のみを図示している）を送信する送信チップ（出力回路）、８０は前記複数のデータ信号を受信する受信チップである。受信チップ８０は、内部に、図３と同様の内部回路５０、ＰＬＬ回路５１、及び電源回路５２を持つ。更に、受信チップ８０は複数の入力回路（同図では１個の入力回路８１のみを図示している）を備え、これ等入力回路は、特別に図示しないが、図１に示した入力回路４０１の内部構成品のうち、差動増幅器１１、比較器５、及び保持回路２１のみを有し、２個の遅延回路３１、３２及びセレクタ４を有しない。前記保持回路２１は、ＰＬＬ回路５１から出力されるクロック信号ＣＬＫに基づいてデータ信号Ｄ１'をラッチする。
【００３７】
一方、送信チップ７０は、複数のデータ信号を各々送信するための複数の出力バッファ（同図ではデータ信号Ｄ１を出力するための出力バッファ７１のみを図示している）を備える。各出力バッファは同一の内部構成を持つ。出力バッファ７１は、電源に接続されてデータ信号Ｄ１を"Ｈ"状態にするための３個のＰチャネルトランジスタ（駆動素子）ＴP1、ＴP2、ＴP3と、接地されてデータ信号Ｄ１を"Ｌ"状態にするための３個のＮチャネルトランジスタ（駆動素子）ＴN1、ＴN2、ＴN3とを有する。更に、送信チップ７０は、前記ＰチャネルトランジスタＴP1…ＴP3を制御する第１の制御回路７２と、前記ＮチャネルトランジスタＴN1…ＴN3を制御する第２の制御回路７３とを持つ。第１の制御回路７２は、前記入力回路８１内の比較器５からの比較結果信号（データ信号Ｄ１'のアップエッジとクロック信号ＣＬＫのアップエッジとのタイミングを比較した信号）Ｃｄｅ１Ｆ、Ｃｄｅ１Ｂ、即ち、データ信号の遷移期間の長短を示す信号を入力し、第２の制御回路７３は、前記入力回路８１内の比較器５からの比較結果信号（データ信号Ｄ１'のダウンエッジとクロック信号ＣＬＫのアップエッジとのタイミングを比較した信号）Ｃｄｅ２Ｆ、Ｃｄｅ２Ｂを入力する。これ等の比較結果信号は図２に示されている。第１の制御回路７２は、前記比較結果信号Ｃｄｅ１Ｂが入力された場合、即ち、データ信号Ｄ１'の"Ｌ"から"Ｈ"への遷移時にデータ信号Ｄ１'の電圧が参照電圧Ｖrefにまで上昇した時点がクロック信号ＣＬＫの立上り時点よりも遅い場合、更に換言すれば遷移期間が長い状況では、ＯＮ動作させるＰチャネルトランジスタの個数を増やしてトランジスタ能力を強め、その遷移時間を短縮する。一方、第２の制御回路７３は、前記比較結果信号Ｃｄｅ２Ｂが入力された場合、即ち、データ信号Ｄ１'の"Ｈ"から"Ｌ"への遷移時にデータ信号Ｄ１'の電圧が参照電圧Ｖrefにまで下降した時点がクロック信号ＣＬＫの立上り時点よりも遅い場合、更に換言すれば遷移期間が長い状況では、ＯＮ動作させるＮチャネルトランジスタの個数を増やしてトランジスタ能力を強め、その遷移時間を短縮する。
【００３８】
前記第１及び第２の制御回路７２、７３には、データ信号Ｄ１'がフィードバックされる。従って、比較器５からの前記比較結果信号を受けない場合であっても、このフィードバック信号に基づいて出力バッファ７１のトランジスタ能力を把握して、このトランジスタ能力が弱い場合には、ＯＮ動作させるトランジスタの個数を増やすことも可能である。
【００３９】
従って、本実施の形態では、送信チップ７０側で出力バッファ７１のトランジスタ能力を調整して、データ信号Ｄ１'の"Ｈ"から"Ｌ"への遷移期間及び"Ｌ"から"Ｈ"への遷移期間を適切な期間に調整できる。よって、前記第１の実施の形態と同様に、スキューを発生し難くでき、クロック周波数が数１００ＭＨｚ以上の周波数帯における高速動作を正常に確保できる。
【００４０】
尚、以上の説明では、１つのデータ信号Ｄ１を入力する入力回路に適用したが、本発明は、差動信号を入力する入力回路にも適用できる。この場合には、差動信号を差動増幅器１１に入力する。
【００４１】
【発明の効果】
以上説明したように、本発明の入力装置によれば、入力するデータ信号の"Ｈ"から"Ｌ"への遷移時間と"Ｌ"から"Ｈ"への遷移時間との相違が原因で発生するスキューを防止し、高クロック周波数の下でのデータ入力動作の高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の入力回路の内部構成を示すブロック図である。
【図２】同実施の形態の入力回路の動作を示し、(a)はテストモード時の動作を示すタイミングチャート図、(b)は通常動作モード時の動作を示すタイミングチャート図である。
【図３】送信チップと受信チップを含むデータ信号の入出力システムの概略構成図である。
【図４】受信チップの内部構成を示す図である。
【図５】本発明の第２の実施の形態の出力回路の内部概略構成を示す図である。
【図６】データ信号の"Ｈ"から"Ｌ"への遷移時間が長い場合にそのデータ信号のミスラッチが生じることを示す図である。
【符号の説明】
４セレクタ
５比較器
１０、７０送信チップ
１１差動増幅器
２０受信チップ
２１保持回路
３１、３２遅延回路
４０１〜４０ｎ入力回路
５０内部回路
７１出力バッファ
７２第１の制御回路
７３第２の制御回路
Ｔp1〜Ｔp3 Ｐチャネルトランジスタ（駆動素子）
Ｔn1〜Ｔn3 Ｎチャネルトランジスタ（駆動素子）

Claims

データ信号の論理値に応じて遅延時間を設定し、クロック信号を前記遅延時間だけ遅延する遅延手段と、
前記遅延されたクロック信号に基づいて前記データ信号を保持する保持回路と
を備え、
前記遅延手段は、
前記クロック信号のデータ取込用エッジと前記データ信号の立上り及び立下りエッジの少なくとも一方とでタイミング比較する比較器と、
前記比較器の比較結果に応じて前記データ信号の立上りと立下りとに対して相互に異なる遅延時間を設定する遅延回路とを備えた
ことを特徴とする入力装置。
前記遅延手段は、
前記クロック信号のデータ取込用エッジと前記データ信号の立上り及び立下りエッジの少なくとも一方とでタイミング比較する比較器と、
前記データ信号の立上りエッジについての前記比較器の比較結果に応じて、前記データ信号の"Ｈ"論理値に応じた前記遅延時間を設定する第１の遅延回路と、
前記データ信号の立下りエッジについての前記比較器の比較結果に応じて、前記データ信号の"Ｌ"論理値に応じた前記遅延時間を設定する第２の遅延回路と、
前記データ信号が"Ｈ"論理値の時に前記第１の遅延回路の遅延時間を選択し、前記データ信号が"Ｌ"論理値の時に前記第２の遅延回路の遅延時間を選択する選択回路とを備えた
ことを特徴とする請求項１又は２記載の入力装置。
前記遅延回路は、
前記比較器の比較結果と、前記データ信号の取込みを保証するセットアップタイムとに応じて、前記遅延時間を設定する
ことを特徴とする請求項１又は２記載の入力装置。