KR100649975B1

KR100649975B1 - 온-다이 터미네이션 제어 장치

Info

Publication number: KR100649975B1
Application number: KR1020050127735A
Authority: KR
Inventors: 김동근; 김경훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2005-12-22
Publication date: 2006-11-28

Abstract

본 발명은 온-다이 터미네이션 제어 장치에 관한 것으로서, 특히, ODT(On-Die Termination)와 DLL(Delay Locked Loop)의 디스에이블 상태에서 클럭신호를 제어하여 전류 소모를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 모드 레지스터 셋트 명령에 의해 설정된 ODT(On-Die Termination) 모드와 DLL(Delay Locked Loop) 모드의 활성화시 내부클럭과 DLL 동기클럭을 인에이블시켜 ODT 제어부에 출력하고, ODT 모드와 DLL 모드의 비활성화시 내부클럭과 DLL 동기클럭을 디스에이블시켜 ODT 제어부에 출력함으로써, ODT와 DLL의 디스에이블 상태에서 ODT 제어부에 클럭신호와 동기클럭이 인가되는 것을 차단하여 불필요한 전류 소모를 줄일 수 있도록 한다.

온-다이 터미네이션, DLL, 클럭, 전류

Description

온-다이 터미네이션 제어 장치{Device for controlling on-die termination}

도 1은 종래의 온-다이 터미네이션 제어 장치에 관한 구성도.

도 2는 본 발명에 따른 온-다이 터미네이션 제어 장치에 관한 구성도.

도 3은 도 2의 클럭 제어부에 관한 상세 회로도.

본 발명은 온-다이 터미네이션 제어 장치에 관한 것으로서, 특히, ODT(On-Die Termination)와 DLL(Delay Locked Loop)의 디스에이블 상태에서 클럭 신호를 제어하여 전류 소모를 줄일 수 있도록 하는 기술이다.

반도체 장치의 동작 속도가 고속화됨에 따라 반도체 장치들 간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나, 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가하게 되고, 인터페이스 단에서 임피던스의 미스매칭(Mismatching, 부정합)에 따른 신호의 반사도 크리티컬(Critical) 해진다. 임피던 스의 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 기인하여 발생된다.

임피던스의 미스매칭이 발생되면 데이타의 고속 전송이 어렵게 되고 반도체 장치의 데이타 출력단으로부터 출력되는 출력 데이타가 왜곡될 수 있다. 즉, 저항이 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호 전송의 에러가 발생할 가능성이 크다. 그러나, 외부에 고정 저항을 인가하는 경우에는 집적회로의 노화나 온도변화 혹은 제조 공정상의 차이로 인하여 적절히 매칭될 수 없다. 따라서, 수신측의 반도체 장치가 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단 미스 등의 문제들이 빈번히 야기될 수 있다.

이에 따라, 최근에는 외부 기준 저항과 비교하여 저항값이 같아지도록 하기 위해 병렬 접속된 복수의 트랜지스터 중 턴온되는 트랜지스터의 개수를 조절함으로써 터미네이션단의 저항을 조정하는 기술이 제시되었다.

따라서, 동작 속도의 고속화가 요구되는 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션(On-Die Termination) 라고 불리우는 임피던스 매칭 회로를 집적회로 칩 내의 패드 근처에 채용하게 된다. 특히, DDR(Double Data Rate) 메모리 장치의 데이타 전송속도를 더욱 빠르게 제어하기 위해 여러 가지 새로운 개념이 추가되고 있다. 이 중에서 터미네이션(Termination)단의 저항은 소자 간의 신호전송을 원활히 하기 위해 필요하다.

도 1은 이러한 종래의 온-다이 터미네이션 제어 장치에 관한 구성도이다.

종래의 온-다이 터미네이션 제어 장치는 클럭버퍼(10)와, DLL(Delay Locked Loop;20)와, ODT(On-Die Termination) 버퍼부(30)와, ODT 제어부(40), ODT 블럭(50) 및 I/O 패드(60)를 구비한다.

여기서, 클럭버퍼(10)는 클럭 CLK,CLKb를 버퍼링하여 내부클럭 ICLK를 출력한다. 그리고, DLL(20)은 DLL에 동기된 동기클럭 DLL_CLK을 출력한다. ODT 버퍼부(30)는 온-다이 터미네이션 신호 ODT를 버퍼링하여 출력한다.

그리고, ODT 제어부(40)는 래치(41,42)와, 지연부(43) 및 멀티플렉서(44)를 구비한다. 여기서, 래치(41)는 내부클럭 ICLK에 동기하여 ODT 버퍼부(30)의 출력을 래치한다. 래치(42)는 동기클럭 DLL_CLK에 동기하여 래치(41)의 출력신호를 래치하여 노드 n0에 출력한다. 지연부(43)는 래치(41)의 출력을 일정시간 지연하여 노드 n1에 출력한다. 또한, 멀티플렉서(44)는 클럭 선택신호 CKEb_com에 따라 노드 n0,n1의 신호를 선택적으로 출력한다.

이때, 멀티플렉서(44)는 클럭 선택신호 CKEb_com가 로우 디스에이블 상태일 경우 래치(41,42)를 거친 노드 n0의 신호를 선택하여 ODT 블럭(50)에 출력한다. 반면에, 파워다운 상태가 되면 클럭 선택신호 CKEb_com가 하이 인에이블 상태가 되어 지연부(43)를 거친 노드 n1의 신호를 선택하여 ODT 블럭(50)에 출력하게 된다.

또한, ODT 블럭(50)은 ODT 프리 구동부(51)와 PMOS트랜지스터 P1, NMOS트랜지스터 N1 및 저항 R1,R2을 구비한다. 여기서, ODT 프리 구동부(51)는 멀티플렉서(44)의 출력을 구동하여 PMOS트랜지스터 P1 및 NMOS트랜지스터 N1에 출력한다. 이에 따라, ODT 블럭(50)은 PMOS트랜지스터 P1, NMOS트랜지스터 N1의 턴온에 따라 입/출력 라인 I/O_L의 임피던스를 제어하여 I/O 패드(60)에 출력한다.

그런데, 반도체 메모리가 고속화됨에 따라 클럭 CLK과 DLL 관련 신호에 대한 전류 소모가 많아지게 되는 문제점이 있다. 특히, 도 1과 같은 구성을 갖는 종래의 온-다이 터미네이션 제어 장치는 모드 레지스터 셋트(Mode Register Set)에 따른 ODT 디스에이블 모드 또는 DLL 디스에이블 모드 상태에서도 ODT 제어부(40)에 내부클럭 ICLK과 동기클럭 DLL_CLK이 계속 전달되어 불필요한 전류 소모가 발생하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 모드 레지스터 셋트(Mode Register Set) 명령에 의한 ODT(On-Die Termination)와 DLL(Delay Locked Loop)의 디스에이블 상태에서 ODT 제어부로 전달되는 클럭을 차단하여 불필요한 전류의 소모를 줄일 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 온-다이 터미네이션 제어 장치는, 온-다이 터미네이션 모드 및 지연동기루프 모드의 설정 여부에 따라 상태를 달리하는 클럭 제어신호를 출력하는 모드 레지스터 셋트; 클럭 제어신호의 활성화 상태에 따라 버퍼링된 내부클럭과 지연동기루프 모드시 활성화되는 동기클럭을 선택적으로 출력하는 클럭 제어부; 및 내부클럭과 동기클럭에 따라 온-다이 터미네이션 동작을 제어하기 위한 제어신호를 출력하는 온-다이 터미네이션 제어부를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 온-다이 터미네이션 제어 장치의 구성도이다.

본 발명은 클럭버퍼(100)와, DLL(Delay Locked Loop, 지연동기루프;200)와, 클럭 제어부(300)와, 모드 레지스터 셋트(Mode Register Set;400)와, ODT(On-Die Termination) 버퍼부(500)와, ODT 제어부(600), ODT 블럭(700) 및 I/O 패드(800)를 구비한다.

여기서, 클럭버퍼(100)는 클럭 CLK,CLKb를 버퍼링하여 내부클럭 ICLK를 출력한다. 그리고, DLL(200)은 DLL에 동기된 동기클럭 DLL_CLK을 출력한다. 그리고, 클럭 제어부(300)는 클럭 제어신호 CLK_C의 상태에 따라 내부클럭 ICLK0와 동기클럭 DLL_CLK0을 선택적으로 출력하게 된다. 모드 레지스터 셋트(400)는 레지스터에 저장된 모드 설정에 따라 클럭 제어신호 CLK_C의 활성화 여부를 제어한다. ODT 버퍼부(500)는 온-다이 터미네이션 신호 ODT를 버퍼링하여 출력한다.

또한, ODT 제어부(600)는 래치(610,620)와, 지연부(630) 및 멀티플렉서(640)를 구비한다. 여기서, 래치(610)는 내부클럭 ICLK0에 동기하여 ODT 버퍼부(500)의 출력을 래치한다. 래치(620)는 동기클럭 DLL_CLK0에 동기하여 래치(610)의 출력신호를 래치하여 노드 n2에 출력한다. 지연부(630)는 래치(610)의 출력을 일정시간 지연하여 노드 n3에 출력한다. 또한, 멀티플렉서(640)는 클럭 선택신호 CKEb_com에 따라 노드 n2,n3의 신호를 선택적으로 출력한다.

이때, 멀티플렉서(640)는 클럭 선택신호 CKEb_com가 로우 디스에이블 상태일 경우 래치(610,620)를 거친 노드 n2의 신호를 선택하여 ODT 블럭(700)에 출력한다. 반면에, 파워다운 상태가 되면 클럭 선택신호 CKEb_com가 하이 인에이블 상태가 되어 지연부(630)를 거친 노드 n3의 신호를 선택하여 ODT 블럭(700)에 출력하게 된다.

또한, ODT 블럭(700)은 ODT 프리 구동부(710)와 PMOS트랜지스터 P2, NMOS트랜지스터 N2 및 저항 R3,R4을 구비한다. 여기서, ODT 프리 구동부(710)는 멀티플렉서(640)의 출력을 구동하여 PMOS트랜지스터 P2 및 NMOS트랜지스터 N2에 출력한다. 이에 따라, ODT 블럭(700)은 PMOS트랜지스터 P2, NMOS트랜지스터 N2의 턴온에 따라 입/출력 라인 I/O_L의 임피던스를 제어하여 I/O 패드(800)에 출력한다.

도 3은 도 2의 클럭 제어부(300)에 관한 상세 회로도이다

클럭 제어부(300)는 앤드게이트 AND1,AND2를 구비한다. 여기서, 앤드게이트 AND1는 내부클럭 ICLK와 클럭 제어신호 CLK_C를 앤드연산하여 내부클럭 ICLK0를 출력한다. 그리고, 앤드게이트 AND2는 동기클럭 DLL_CLK과 클럭 제어신호 CLK_C를 앤드연산하여 동기클럭 DLL_CLK0을 출력한다.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.

먼저, 모드 레지스터 셋트(Mode Register Set;400)는 ODT(On-Die Termination) 또는 DLL(Delay Locked Loop)의 디스에이블 모드가 아닐 경우 클럭 제어신호 CLK_C를 하이로 출력한다. 이에 따라, 클럭 제어부(300)는 내부클럭 ICLK0과 동기클럭 DLL_CLK0을 ODT 제어부(600)에 출력한다.

즉, 클럭 제어부(300)는 내부클럭 ICLK과 클럭 제어신호 CLK_C가 모두 하이 상태일 경우 앤드게이트 AND1에 의해 내부클럭 ICLK0을 하이로 인에이블시켜 출력한다. 그리고, 클럭 제어부(300)는 동기클럭 DLL_CLK과 클럭 제어신호 CLK_C가 모두 하이 상태일 경우 앤드게이트 AND2에 의해 동기클럭 DLL_CLK0을 하이로 인에이블시켜 출력한다.

따라서, ODT 신호 ODT가 ODT 버퍼부(500)를 통해 래치(610)에 인가되고, 클럭버퍼(100)에서 인가된 내부클럭 ICLK과 DLL(200)에서 인가된 동기클럭 DLL_CLK0이 각각 래치(610,620)에서 동기되어 노드 n2에 출력된다. 그리고, 노드 n2의 신호가 멀티플렉서(640)를 통해 ODT 프리 구동부(710)에 출력되어 ODT 블럭(700)이 구동하게 된다.

따라서, ODT 프리 구동부(710)는 멀티플렉서(640)의 출력을 구동하여 PMOS트랜지스터 P2 및 NMOS트랜지스터 N2에 출력한다. 이에 따라, ODT 블럭(700)은 PMOS트랜지스터 P2, NMOS트랜지스터 N2의 턴온에 따라 입/출력 라인 I/O_L의 임피던스를 제어하여 I/O 패드(800)에 출력한다.

반면에, 모드 레지스터 셋트(Mode Register Set;400)는 ODT(On-Die Termination) 또는 DLL(Delay Locked Loop) 디스에이블 모드일 경우 클럭 제어신호 CLK_C를 로우로 출력한다. 이에 따라, 클럭 제어부(300)는 내부클럭 ICLK0과 동기클럭 DLL_CLK0이 ODT 제어부(600)에 출력되지 않도록 한다.

즉, 클럭 제어부(300)는 클럭 제어신호 CLK_C가 로우일 경우 내부클럭 ICLK의 활성화 여부와 상관없이 앤드게이트 AND1에 의해 내부클럭 ICLK0을 로우로 디스에이블시켜 출력한다. 그리고, 클럭 제어부(300)는 클럭 제어신호 CLK_C가 로우일 경우 동기클럭 DLL_CLK의 활성화 여부와 상관없이 앤드게이트 AND2에 의해 동기클럭 DLL_CLK0을 로우로 디스에이블시켜 출력한다.

따라서, ODT(On-Die Termination) 또는 DLL(Delay Locked Loop)의 디스에이블 모드 상태에서는 ODT 제어부(600)로 출력되는 내부클럭 CLK과 동기클럭 DLL_CLK을 차단하여 불필요한 전류 소모를 감소시킬 수 있도록 한다.

이상에서 설명한 바와 같이, 본 발명은 모드 레지스터 셋트(Mode Register Set) 명령에 의한 ODT(On-Die Termination)와 DLL(Delay Locked Loop)의 디스에이블 상태에서 ODT 제어부로 전달되는 클럭을 차단하여 불필요한 전류의 소모를 줄일 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims

온-다이 터미네이션 모드 및 지연동기루프 모드의 설정 여부에 따라 상태를 달리하는 클럭 제어신호를 출력하는 모드 레지스터 셋트;

상기 클럭 제어신호의 활성화 상태에 따라 버퍼링된 내부클럭과 상기 지연동기루프 모드시 활성화되는 동기클럭을 선택적으로 출력하는 클럭 제어부; 및

상기 내부클럭과 상기 동기클럭에 따라 온-다이 터미네이션 동작을 제어하기 위한 제어신호를 출력하는 온-다이 터미네이션 제어부를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 1항에 있어서, 상기 모드 레지스터 셋트는 상기 온-다이 터미네이션 모드 및 지연동기루프 모드 중 적어도 어느 하나가 비활성화 상태일 경우 상기 클럭 제어신호를 비활성화시켜 출력하는 것을 특징으로 하는 특징으로 하는 온-다이 터미네이션 제어 장치.
제 1 또는 제 2항에 있어서, 상기 클럭 제어부는 상기 클럭 제어신호의 활성화시 상기 내부클럭과 상기 동기클럭을 인에이블시켜 상기 온-다이 터미네이션 제어부에 출력하고, 상기 클럭 제어신호의 비활성화시 상기 내부클럭과 상기 동기클 럭을 디스에이블시켜 상기 온-다이 터미네이션 제어부에 출력하는 것을 특징으로 하는 특징으로 하는 온-다이 터미네이션 제어 장치.
제 1항에 있어서, 외부로부터의 클력을 버퍼링하여 상기 클럭 제어부에 상기 내부클럭을 출력하는 클럭 버퍼를 더 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 1항에 있어서, 상기 클럭 제어부는

상기 내부클럭과 상기 클럭 제어신호를 논리연산하여 상기 온-다이 터미네이션 제어부에 출력하는 제 1논리연산 소자; 및

상기 동기클럭과 상기 클럭 제어신호를 논리연산하여 상기 온-다이 터미네이션 제어부에 출력하는 제 2논리연산 소자를 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 5항에 있어서, 상기 제 1논리연산 소자는 제 1앤드게이트 임을 특징으로 하는 온-다이 터미네이션 제어 장치.
제 5항에 있어서, 상기 제 2논리연산 소자는 제 2앤드게이트 임을 특징으로 하는 온-다이 터미네이션 제어 장치.