JP2000353945A

JP2000353945A - デジタル信号出力回路

Info

Publication number: JP2000353945A
Application number: JP2000031299A
Authority: JP
Inventors: Tetsuro Kato; 哲朗加藤; Seiichi Saito; 成一斉藤; Keitaro Yamagishi; 圭太郎山岸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-04-08
Filing date: 2000-02-09
Publication date: 2000-12-19
Anticipated expiration: 2020-02-09
Also published as: JP3693877B2

Abstract

(57)【要約】【課題】信号配線へ信号を出力する信号出力回路に関
して、高速信号伝送時に発生する波形歪みを抑止し、バ
スの動作速度を高めることを課題とする。【解決手段】出力信号状態変化検出部４が出力信号の
変化を検出し場合に、連続可変部３は、出力信号の変化
のタイミングに合わせて、出力インピーダンスを連続的
に変化させるように、出力バッファ１と信号線２の間に
設けられた出力インピーダンス可変部２を制御すること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、信号配線へ信号
を出力する信号出力回路に関わり、特に高速化により問
題となる信号線上での波形歪みを抑制するための信号出
力方式に関する。

【０００２】

【従来の技術】例えば、図１７は、特開平１０−２６１
９４８号による出力インピーダンス自己補正回路付半導
体集積回路に関するものである。

【０００３】図１７の出力インピーダンス自己補正回路
付半導体集積回路では、半導体集積回路１０７の内部回
路１０５は、出力回路１０１と接続され、出力端子１０
２は、ケーブルまたはプリント配線版などのインピーダ
ンスを有する伝送線路１０９を介して受信回路１０８と
接続されている。受信回路１０８の入力は、この従来技
術によると終端処理をする必要は無い。入力インピーダ
ンス無限大としている。

【０００４】この従来技術では、半導体集積回路１０７
の電源を立ち上げた直後において、出力回路１０１の初
期状態を出力インピーダンスが最大、つまり駆動能力が
最小となるように設定しておき、出力インピーダンスの
調整シーケンスを開始する。

【０００５】内部回路１０５は、出力端子１０２がＬｏ
ｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレ
ベル→Ｌｏｗレベル→Ｈｉｇｈレベルを繰り返し出力す
るテストパターン信号を出力回路１０１へ送る。

【０００６】出力がＬｏｗレベルからＨｉｇｈレベルに
遷移する時に特定のサンプリングタイミングで出力回路
１０１の出力の初期振幅電圧を出力電圧検出回路１０３
で検出する。検出した出力の初期振幅電圧が、出力振幅
最大値の１／２程度となる電圧、すなわち、出力インピ
ーダンスが伝送線路１０９のインピーダンスと等しくな
るまで出力回路１０１の出力インピーダンスをインピー
ダンス制御信号生成回路１０４で変化させながらテスト
を繰り返し、この時の値をインピーダンス制御信号生成
回路１０４内に保持させ、信号出力時には出力回路１０
１の出力インピーダンスがその値になるように制御す
る。

【０００７】図１８は、この従来技術による信号波形を
示したものである。出力端子波形１１０は、図１７の出
力端子１０２での信号波形を、受信回路入力波形１１１
は、受信回路１０８への入力端子（図示せず）での信号
波形を示したものである。

【０００８】出力回路１０１から出力された信号は受信
回路１０８にて反射されるが、出力回路１０１の出力イ
ンピーダンスが伝送線路１０９の特性インピーダンスと
整合しているため出力端子１０２で再反射されることが
なく不要なリンギング等は発生しない。

【０００９】従来の信号出力方式は以上のように構成さ
れているため、以下のような問題がある。図１９は、一
般的なバス配線を示したもので、Ｎｏ．１デバイス２０
１〜Ｎｏ．６デバイス２０６をバス配線２０７へ分岐配
線２０８を介して接続するものである。バス配線２０７
および分岐配線２０８は、すべて特性インピーダンス５
０Ωで、配線長を５ｃｍとする。

【００１０】図１９において、各デバイスに前述のバッ
ファを適用すると、出力インピーダンスは５０Ω程度に
自動調整される。図２０は、Ｎｏ．１デバイス２０１か
ら２００ＭＨｚ（５ｎｓｅｃ）周期でトグル状に変化さ
せた信号を出力した場合のＮｏ．２デバイス２０２とＮ
ｏ．６デバイス２０６の入力波形を回路シミュレータ
（ＳＰＩＣＥ）にてシミュレーションした結果である。
図中、実線で示した波形がＮｏ．２デバイス２０２への
入力波形、点線で示した波形がＮｏ．６デバイス２０６
への入力波形である。Ｎｏ．２デバイス２０２の様に出
力ドライバ（この場合は、Ｎｏ．１デバイス２０１）に
近い位置に接続されるデバイスほど、出力端から離れた
位置に接続されるデバイスよりも、反射の影響により信
号の立ち上がりが遅れ、図に示した例ではセットアップ
タイムが７００ｐｓｅｃ程度しか確保されていない。こ
れは、図１７にも示した従来技術の原理に基づくもので
あり高速化の妨げとなるとともに、配線設計の自由度を
著しく狭めるものである。

【００１１】

【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解消するためになされたもので、信号出力
時に出力インピーダンスをダイナミックに制御して低イ
ンピーダンスから高インピーダンス、または、高インピ
ーダンスから低インピーダンスへ変化させることによ
り、高速信号伝送時に発生する波形歪みを抑制し、バス
の動作速度を高めることができること、および、配線設
計時の自由度も損なうことのないこと、および、信号出
力時に出力インピーダンスを高インピーダンスにするこ
とにより出力電流を抑えることができることを実現する
信号出力方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るデジタル
信号出力回路は、出力バッファを介して、出力信号を信
号線に出力するデジタル信号出力回路であって、以下の
要素を有することを特徴とする。（１）出力バッファと、信号線との間に接続され、出力
インピーダンスを変化させる出力インピーダンス可変
部、（２）出力信号の変化を検出する出力信号状態変化
検出部、（３）出力信号状態変化検出部により出力信号
の変化を検出した場合に、出力信号の変化のタイミング
に合わせて、出力インピーダンスを連続的に変化させる
ように出力インピーダンス可変部を制御する連続可変
部。

【００１３】また、連続可変部は、出力信号状態変化検
出部により出力信号の変化を検出した場合に、出力信号
の変化のタイミングに合わせて、出力インピーダンスを
低インピーダンスから高インピーダンスへ連続的に変化
させるように出力インピーダンス可変部を制御すること
を特徴とする。

【００１４】また、連続可変部は、出力信号の変化のタ
イミングに合わせて、出力インピーダンスを低インピー
ダンスから高インピーダンスへ連続的に変化させ、その
後低インピーダンスに戻すように出力インピーダンス可
変部を制御することを特徴とする。

【００１５】また、連続可変部は、出力信号状態変化検
出部により出力信号の変化を検出した場合に、出力信号
の変化のタイミングに合わせて、出力インピーダンスを
高インピーダンスから低インピーダンスへ連続的に変化
させるように出力インピーダンス可変部を制御すること
を特徴とする。

【００１６】また、連続可変部は、出力信号の変化のタ
イミングに合わせて、出力インピーダンスを高インピー
ダンスから低インピーダンスへ連続的に変化させ、その
後高インピーダンスに戻すように出力インピーダンス可
変部を制御することを特徴とする。

【００１７】また、出力バッファは、出力制御信号を入
力し、出力制御信号が有意の場合に、出力信号を信号線
に出力し、出力信号状態変化検出部は、次サイクルに出
力バッファが信号線に出力する信号である次出力信号
と、現サイクルの信号線の信号である現信号と、出力制
御信号を検出し、連続可変部は、出力制御信号が有意で
あって、次出力信号と現信号が異なる場合に、出力信号
の変化のタイミングに合わせて、出力インピーダンスを
連続的に変化させるように出力インピーダンス可変部を
制御することを特徴とする。

【００１８】また、出力インピーダンス可変部は、ＰＭ
ＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合
わせた回路を有し、連続可変部は、ＮＭＯＳトランジス
タに出力する信号と逆位相の信号を、ＰＭＯＳトランジ
スタに出力することを特徴とする。

【００１９】また、連続可変部は、抵抗と、コンデンサ
とを有する積分回路を有することを特徴とする。

【００２０】また、積分回路は、更に、アンプを有する
ことを特徴とする。

【００２１】また、出力インピーダンス可変部は、ＰＭ
ＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合
わせた組み合わせ回路を複数有し、連続可変部は、各組
み合わせ回路について、ＮＭＯＳトランジスタに出力す
る信号と逆位相の信号を、ＰＭＯＳトランジスタに出力
し、各組み合わせ回路を異なる信号によって制御するこ
とを特徴とする。

【００２２】また、連続可変部は、出力インピーダンス
の上限値を、信号線のインピーダンスと等しい値に合わ
せるように出力インピーダンス可変部を制御することを
特徴とする。

【００２３】また、連続可変部は、出力インピーダンス
の上限値を、保持させるように出力インピーダンス可変
部を制御することを特徴とする。

【００２４】また、デジタル信号出力回路は、出力イン
ピーダンス可変部が変化させる出力インピーダンスの範
囲を、デジタル信号出力回路の外部から入力し、設定す
る可変範囲設定入力部を有し、出力インピーダンス可変
部は、設定された範囲で出力インピーダンスを変化させ
ることを特徴とする。

【００２５】また、デジタル信号出力回路は、出力イン
ピーダンス可変部と並列に設けられる出力インピーダン
ス調整部と、出力インピーダンス可変部と出力インピー
ダンス調整部との間の接続を切り替える出力インピーダ
ンス調整スイッチとを有することを特徴とする。

【００２６】また、連続可変部は、出力インピーダンス
の上限値を、信号線のインピーダンスの半分の値に合わ
せるように出力インピーダンス可変部を制御することを
特徴とする。

【００２７】また、デジタル信号出力回路は、出力負荷
を自動的に検出する出力負荷検出部と、検出した出力負
荷に基づいて、出力インピーダンス可変部が変化させる
出力インピーダンスの範囲を設定する可変範囲設定入力
部とを有し、出力インピーダンス可変部は、設定された
範囲で出力インピーダンスを変化させることを特徴とす
る。

【００２８】

【発明の実施の形態】実施の形態１．図１は、実施の形
態１における回路構造を示す図である。図において、１
は信号を出力する出力バッファ、２はインピーダンスを
可変制御可能な出力インピーダンス可変部、５は信号
線、３は前記出力インピーダンス可変部２を制御する連
続可変部、４は前記出力バッファ１への入力を監視し前
記連続可変部３を制御する出力信号状態変化検出部であ
る。

【００２９】図２は、実施の形態１における出力インピ
ーダンスと出力信号波形の関係を示す波形図である。６
は信号線５へ入力される出力信号、７は出力インピーダ
ンス可変部２の制御されたインピーダンス値を示す出力
インピーダンスである。

【００３０】出力信号状態変化検出部４は、出力バッフ
ァ１への入力を監視し、次サイクルに出力する信号値が
前サイクルの信号値から変化することを検知すると、連
続可変部３へ出力インピーダンスを変化させる必要があ
ることを通知する。連続可変部３は、出力信号状態変化
検出部４から通知を受けると出力インピーダンス可変部
２のインピーダンス値を連続的に変化させるための制御
信号を生成し、出力インピーダンス可変部２を制御す
る。この連続的な制御信号は、出力信号が変化開始する
時点（時刻ｔ１）では出力インピーダンス可変部２のイ
ンピーダンス値が低く設定するために、出力バッファ１
は信号線５へ十分に電流を供給でき、信号の立ち上がり
は早くなる。その後、徐々に出力インピーダンス可変部
２のインピーダンス値が高くなるように制御することに
より、出力バッファ１から信号線５へ供給できる電流値
が徐々に減少し、出力波形は図２の出力信号６のような
波形となる。

【００３１】なお、図２に点線で示した波形６ａは、出
力インピーダンス固定時の出力信号波形で、例えば、図
１において、出力インピーダンス可変部２が無く、出力
バッファ１が信号線５に直結されたような場合の時の信
号波形で、波形のエッジが鋭く非常に高い周波数成分を
含み、信号線５の先に接続されるデバイスや信号線の分
岐などのインピーダンスの不連続点があった場合に、大
きな信号反射が発生し、波形を歪ませ正常な信号伝送を
妨げる要因となり得る。

【００３２】本発明による出力信号６では出力インピー
ダンスを制御することにより図２に示したように波形を
整形し、信号に含まれる高い周波数成分を大幅に減少で
きるため信号反射を小さく抑えることができる。

【００３３】実施の形態２．本実施の形態では、例えば
クロック信号などのように一方方向にのみ信号を出力す
る場合について説明する。図３は、実施の形態２におけ
る出力インピーダンスと出力信号波形の関係を示す波形
図である。図２と同様に、６は出力バッファ１から出力
される出力信号、７は出力インピーダンス可変部２の制
御されたインピーダンス値を示す出力インピーダンスで
ある。

【００３４】図３に示したように、信号が変化を開始す
る時点（図３中にｔ１で示した時刻）には低インピーダ
ンス値とし、信号が変化を終了する時点（図３にｔ２で
示した時刻）には高インピーダンス値となるように、出
力インピーダンス可変部２のインピーダンス値を連続的
に変化させる。

【００３５】実施の形態３．本実施の形態では、双方向
バッファへ適用する形態について説明する。図４は、実
施の形態３における回路構成を示す図である。図４にお
いて、８は出力イネーブル／ディスエーブル制御機能を
有した出力バッファ、９は入力バッファ、１０は前記出
力バッファ８へ入力する出力データ、出力制御信号（出
力イネーブル／ディスエーブル制御信号）、および入力
バッファ９が出力する入力信号を監視し、連続可変部３
を制御する出力信号状態変化検出部である。出力インピ
ーダンス可変部２、連続可変部３、信号線５は、図１と
同様である。

【００３６】図５は、実施の形態３における出力インピ
ーダンスと出力信号波形の関係を示す波形図である。１
１は同期動作させるためのクロック信号、１２は出力バ
ッファ８の出力イネーブル／ディスエーブルを制御する
出力制御信号、１３は出力バッファ８から出力される出
力信号、１４は出力インピーダンス可変部２の制御され
た出力インピーダンスである。

【００３７】前述の実施の形態とは異なり、本実施の形
態では、双方向バッファに適用しているため、出力信号
状態変化検出部１０が監視する信号が増える。具体的に
は、前サイクルのバス状態として入力バッファが出力す
る入力信号と、出力バッファ８へ入力する出力データ
と、出力制御信号を監視する。次サイクルで出力バッフ
ァ８が信号出力することを出力制御信号より検知し（出
力イネーブル／ディスエーブル制御信号１２が有意にな
っていること、図５中では“Ｌｏｗ”）、かつ、出力バ
ッファ８へ入力する出力データより次サイクルの信号値
を検出し（図５には図示せず）、その検出した次サイク
ルの信号値が入力バッファ９から検出した入力信号の信
号値（現サイクルのバスの信号値）と異なる時にのみ、
出力インピーダンス可変部２への制御を行なう。例え
ば、現在のサイクルでのバスの信号レベルが“Ｈｉｇ
ｈ”で次サイクルに出力バッファ８が出力する信号レベ
ルも“Ｈｉｇｈ”であった場合、現サイクルと次サイク
ルとでバスの信号レベルが“Ｈｉｇｈ”→“Ｈｉｇｈ”
で変化しないため、出力インピーダンスの制御は不要と
なる。従って、このような条件下で各素子を動作させる
ことは無駄な消費電力を発生させることになるため、上
記条件下では出力インピーダンス制御を抑制して無駄な
電力消費を防止する。

【００３８】実施の形態４．本実施の形態では、実施の
形態１から実施の形態３で用いた出力インピーダンス可
変部２について説明する。図６は、実施の形態４におけ
る出力インピーダンス可変部の構成を含む回路構成を示
す図である。１５はＰＭＯＳトランジスタ、１６はＮＭ
ＯＳトランジスタ、１７は連続可変部である。

【００３９】出力インピーダンス可変部２は、図６に示
すように構成されている。連続可変部１７は、ＰＭＯＳ
トランジスタ１５およびＮＭＯＳトランジスタ１６のゲ
ート電圧を制御して、ＰＭＯＳトランジスタ１５および
ＮＭＯＳトランジスタ１６のソース−ドレイン間のイン
ピーダンス値を制御する。それぞれのゲートを制御する
信号は逆位相の信号とする。

【００４０】実施の形態５．本実施の形態では、実施の
形態１から実施の形態３で用いた連続可変部３，１７に
ついて説明する。図７は、実施の形態５における連続可
変部の構成と制御信号生成用信号と制御信号を示す図で
ある。１９は抵抗、２０はコンデンサ、１８は制御信号
を生成するために連続可変部３，１７に入力する制御信
号生成用信号、２１は連続可変部により生成された制御
信号である。

【００４１】連続可変部３，１７は、図７に示すよう
に、抵抗１９およびコンデンサ２０により積分回路を形
成するように構成されている。これにより、図１７に示
す制御信号生成用信号１８から同図に示す制御信号２１
を生成するように動作する。

【００４２】実施の形態６．本実施の形態では、実施の
形態１から実施の形態３で用いた連続可変部３，１７に
ついて実施の形態５とは異なるような形態を説明する。
図８は、実施の形態６における連続可変部の構成と制御
信号生成用信号と制御信号を示す図である。２２は抵
抗、２３はコンデンサ、２４はアンプである。１８は図
７と同様に制御信号生成用信号であり、２５は図７の制
御信号２１と同様に制御信号である。

【００４３】連続可変部３，１７は、図８に示すよう
に、抵抗２２、コンデンサ２３、アンプ２４により積分
回路を形成するように構成されている。これにより、制
御信号生成用信号１８から同図に示す制御信号２５を生
成するように動作する。

【００４４】実施の形態７．本実施の形態は、実施の形
態４で説明した出力インピーダンス可変部を改良した出
力インピーダンス可変部について説明する。図９は、実
施の形態７における出力インピーダンス可変部の構成を
含む回路構成を示す図である。２６，２７，２８はＰＭ
ＯＳトランジスタ、２９，３０，３１はＮＭＯＳトラン
ジスタである。

【００４５】出力インピーダンス可変部は、図９に示す
ように、複数のＰＭＯＳトランジスタ２６，２７，２８
とＮＭＯＳトランジスタ２９，３０，３１を並列に配置
している。各トランジスタの大きさは、全て同一サイズ
でも、或いは、全て異なるサイズでも良い。

【００４６】ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタの組み合わせ回路を個別に制御することによって、
詳細な出力インピーダンス制御を実現する。例えば、図
１０に示すような複雑な制御が必要な場合、図６に示し
たような一組の出力インピーダンス可変部では、複雑な
制御信号波形を生成し、制御する必要がある。しかし、
本実施の形態の出力インピーダンス可変部では、個別に
それぞれのトランジスタを単純な制御信号で時間差を付
けて制御することによってトランジスタ群による合成出
力インピーダンスとして図１０に示すような複雑な制御
を行うことができる。従って、複雑な制御信号波形生成
手段が不要となる。

【００４７】また、別の効果として、非常に速い速度で
出力インピーダンスを高インピーダンスから低インピー
ダンス（又はその逆）へ変化させる場合、大型のトラン
ジスタ１つで構成していると、応答速度が遅くなり、所
望の特性を得るのが困難な場合があるが、小型のトラン
ジスタ群を並列に接続している方では応答速度が速くで
き、所望の特性を得やすい場合がある。

【００４８】実施の形態８．本実施の形態では、出力イ
ンピーダンス可変部２の可変範囲の上限を信号線５の特
性インピーダンスＺ₀ とする形態について説明する。図
１１は、実施の形態８における出力インピーダンス可変
部と信号線を示す図である。図１２，図１３は、実施の
形態８において、出力インピーダンス可変部２を制御し
た結果のインピーダンス値を示した波形の図である。

【００４９】図６中のトランジスタのソース−ドレイン
間のＯＮ抵抗を利用して、ゲートに印加する電圧を調整
することによって可変範囲の上限をＺ₀ とする。

【００５０】図１２の例では、時刻ｔ２に出力インピー
ダンスがＺ₀ になっている。図１２の場合の効果は、例
えば、特定の出力バッファから数サイクル連続してバス
へ信号出力を行う場合には、次サイクル出力までに出力
インピーダンスを低インピーダンス状態に戻しておく必
要がある。しかし、図１２のように、徐々に戻さずに、
時間ｔ２ですぐに低インピーダンス状態に戻すと、バス
内のインピーダンス不整合により発生した反射波がバス
と出力バッファの接続点で再度大きく反射し、信号波形
に大きな波形歪みを生じさせ、正常な信号伝送の妨げと
なる。そこで、図１２のように、徐々に低インピーダン
スに戻すと、バス側からの反射波がバスと出力バッファ
の接続点に戻ってきた時点では、まだ出力インピーダン
スがバスインピーダンスＺ₀ に近いインピーダンスを持
っているため、大きな反射波を防止し、大きな波形歪み
を抑制することができる。また、図１２のような三角波
上の信号は、図７や図８のような簡単な回路で生成する
ことができるため、簡単、かつ、安価に実現することが
できる。

【００５１】図１３の例では、時刻ｔ２から継続して出
力インピーダンスがＺ₀ になっている。図１３に示した
ような波形になるように出力インピーダンス可変部２を
制御すれば、信号線５の先に接続される配線やデバイス
等の負荷によって反射波が発生して戻ってきても、信号
の送信端である出力インピーダンス可変部２にて信号線
５と整合がとられることになるため、信号の再反射を防
止し、信号波形の歪みを更に小さく抑えることが可能と
なる。

【００５２】実施の形態９．本実施の形態では、出力イ
ンピーダンス可変部の可変範囲の設定について説明す
る。図１４は、実施の形態９における出力インピーダン
ス可変部の可変範囲を設定する構成を示す図である。３
２は出力インピーダンス可変部２の可変範囲を制御する
可変範囲設定入力部である。例えば、本発明による回路
が搭載されるＬＳＩ等の外部からピンプログラマブルに
可変範囲を設定するように構成されている。可変範囲設
定入力部３２に、可変範囲設定情報を入力することによ
って、出力インピーダンス可変部２の可変範囲を制御す
るように動作する。

【００５３】なお、出力負荷をパワーオン起動時などに
自動的に検出し、その結果に基づき、可変範囲を設定す
る構成も考えられる。

【００５４】実施の形態１０．本実施の形態では、出力
インピーダンスの変化範囲の上限をＳＷ（スイッチ）に
よって切り換える形態について説明する。図１５は、実
施の形態１０における出力インピーダンス可変部の構成
を示す図である。３３は主出力インピーダンス可変部、
３４は出力インピーダンス調整部、３５は前記出力イン
ピーダンス調整部３４の有効／無効を制御する出力イン
ピーダンス調整ＳＷである。

【００５５】次に、動作について説明する。例えば、図
１９に示したようなバス構成の場合、バスの端ではなく
中間に接続されるＮｏ．３デバイス２０３やＮｏ．４デ
バイス２０４については、これらのデバイスから送信を
行なう際に、負荷のインピーダンスが配線のインピーダ
ンスの半分程度に低下する。従って、バスの中間に接続
されるデバイスについては、出力インピーダンスの変化
範囲の上限を負荷のインピーダンスに合致するように調
整する。具体的には、出力インピーダンス調整ＳＷ３５
を有効にして出力インピーダンス調整部３４を主出力イ
ンピーダンス可変部３３に並列に接続するようにする。
これによって、出力インピーダンスの上限が低くなるよ
うに動作する。

【００５６】図１９のＮｏ．３デバイス２０３やＮｏ．
４デバイス２０４などの位置のように、バス配線の端で
はなく、中間からバスをドライブしようとした場合、見
かけ上その位置からは特性インピーダンスＺ₀ の配線が
２本並列に出ていることになり、その位置から見た特性
インピーダンスはＺ₀ ／２に低下する。従って、その位
置に接続されるドライバは、本来想定される特性インピ
ーダンスＺ₀ よりも重い負荷（Ｚ₀ ／２）をドライブせ
ねばならず、バス端に接続された場合と同等のスピード
で信号を変化させようとすると、バス端に接続された場
合よりも大きなドライブ能力を要求されることになる。
ところが、前述の実施の形態のように、出力インピーダ
ンス可変部２を出力信号変化時にバスの特性インピーダ
ンスと同じＺ₀ まで上げてしまうと、出力バッファのド
ライブ電流を制限することと等価となるため、結果的に
信号の変化スピードを低下させ、高速化の妨げとなる。
そこで、本実施の形態では、出力インピーダンス可変部
２の上限をＺ₀ ／２に制限し、バス配線の中間に接続さ
れた場合に最適なドライブ能力を発揮させ、バス端に接
続された場合と同等の信号変化スピードを維持し、高速
化を実現することができる。

【００５７】実施の形態１１．図１６は、実施の形態１
１における出力インピーダンス可変部の構成と出力イン
ピーダンス可変部の可変範囲を設定する構成を示す図で
ある。３６は出力インピーダンス可変部２の可変範囲を
制御する可変範囲設定入力部である。例えば、本発明に
よる回路が搭載されるＬＳＩ等の外部からピンプログラ
マブルに可変範囲を設定可能とするものである。

【００５８】なお、図２１は、本発明による信号出力方
式を用いた場合に、図１８と同一条件でシミュレーショ
ンした結果で、従来技術による方法よりも早く信号が変
化し、セットアップタイムが２ｎｓｅｃ程度確保されて
おり、信号速度の高速化に適していることがわかる。な
お、図１９に示した回路構成で、図１９中のＮｏ．１デ
バイス２０１から出力する信号として、図３に示した出
力信号６を用い、Ｎｏ．１デバイス２０１の可変出力イ
ンピーダンスが図３に示した出力インピーダンス７の状
態になるように設定した。

【００５９】実施の形態１２．図２２、２３、２４、２
５は実施の形態１、２、３の変形例を説明する図であ
り、前記実施の形態１，２，３において、出力インピー
ダンス可変部２のインピーダンス値を、信号出力時に低
インピーダンスから高インピーダンスに変化させる替わ
りに、高インピーダンスから低インピーダンスに変化さ
せるようにしたものである。

【００６０】バスの形態によっては本実施の形態による
方が、反射歪による出力信号波形の歪を低減する効果が
高い場合がある。

【００６１】図２５は、本実施の形態による方式を用い
た場合のシミュレーション結果で、セットアップタイム
が２ｎｓｅｃ以上確保されていることがわかる。

【００６２】

【発明の効果】本発明による出力信号６では出力インピ
ーダンスを制御することにより図２に示したように波形
を整形し、信号に含まれる高い周波数成分を大幅に減少
できるため信号反射を小さく抑えることができる。

【００６３】また、この発明によれば、不要な出力イン
ピーダンスの制御を抑制し、無駄な電力消費を防止する
ことができる。

【００６４】また、この発明によれば、連続可変信号群
は、並列に接続したトランジスタ群による出力インピー
ダンス可変手段を個別に制御することにより、複雑な出
力インピーダンスの制御を実現することができる。

【００６５】また、この発明によれば、信号線５の先に
接続される配線やデバイス等の負荷によって反射波が発
生して戻ってきても、信号の送信端である出力インピー
ダンス可変部２にて信号線５と整合がとられることにな
るため、信号の再反射を防止し、信号波形の歪みを更に
小さく抑えることが可能となる。

【００６６】また、この発明によれば、変化させる出力
インピーダンスの範囲を外部から入力し設定することに
よって、調整を容易にすることができる。

【００６７】また、この発明によれば、出力インピーダ
ンス調整ＳＷを切り換えることによって、出力インピー
ダンスの上限を低くし、バスの中間に接続されるデバイ
スについて、負荷のインピーダンスに合致するように調
整することができる。

【００６８】また、この発明によれば、バスの形態に応
じて、反射歪による出力信号波形の歪を低減することが
できる。

【図面の簡単な説明】

【図１】実施の形態１における回路構造を示す図であ
る。

【図２】実施の形態１における出力インピーダンスと
出力信号波形の関係を示す波形図である。

【図３】実施の形態２における出力インピーダンスと
出力信号波形の関係を示す波形図である。

【図４】実施の形態３における回路構成を示す図であ
る。

【図５】実施の形態３における出力インピーダンスと
出力信号波形の関係を示す波形図である。

【図６】実施の形態４における出力インピーダンス可
変部の構成を含む回路構成を示す図である。

【図７】実施の形態５における連続可変部の構成と制
御信号生成用信号と制御信号を示す図である。

【図８】実施の形態６における連続可変部の構成と制
御信号生成用信号と制御信号を示す図である。

【図９】実施の形態７における出力インピーダンス可
変部の構成を含む回路構成を示す図である。

【図１０】実施の形態７における複雑な出力インピー
ダンス特性を示す図である。

【図１１】実施の形態８における出力インピーダンス
可変部と信号線を示す図である。

【図１２】実施の形態８において出力インピーダンス
可変部を制御した結果のインピーダンス値を示した波形
の図である。

【図１３】実施の形態８において出力インピーダンス
可変部を制御した結果のインピーダンス値を示した波形
の図である。

【図１４】実施の形態９における出力インピーダンス
可変部の可変範囲を設定する構成を示す図である。

【図１５】実施の形態１０における出力インピーダン
ス可変部の構成を示す図である。

【図１６】実施の形態１１における出力インピーダン
ス可変部の構成と出力インピーダンス可変部の可変範囲
を設定する構成を示す図である。

【図１７】出力インピーダンス自己補正回路付半導体
集積回路の図である。

【図１８】従来技術による信号波形を示した図であ
る。

【図１９】一般的なバス配線を示した図である。

【図２０】従来技術における回路を回路シミュレータ
にてシミュレーションした結果の図である。

【図２１】本発明における回路を回路シミュレータに
てシミュレーションした結果の図である。

【図２２】実施の形態１２における出力インピーダン
スと出力信号波形の関係を示す波形図である。

【図２３】実施の形態１２における出力インピーダン
スと出力信号波形の関係を示す波形図である。

【図２４】実施の形態１２における出力インピーダン
スと出力信号波形の関係を示す波形図である。

【図２５】本発明における回路を回路シミュレータに
てシミュレーションした結果の図である。

【符号の説明】

１出力バッファ、２出力インピーダンス可変部、３
連続可変部、４出力信号状態変化検出部、５信号
線、６出力信号、７出力インピーダンス、６ａ出
力インピーダンス固定時の出力信号波形、８出力バッ
ファ、９入力バッファ、１０出力信号状態変化検出
部、１１クロック信号、１２出力制御信号、１３
出力信号、１４出力インピーダンス、１５ＰＭＯＳ
トランジスタ、１６ＮＭＯＳトランジスタ、１７連
続可変部、１８制御信号生成用信号、１９抵抗、２
０コンデンサ、２１制御信号、２２抵抗、２３
コンデンサ、２４アンプ、２５制御信号、２６Ｐ
ＭＯＳトランジスタ、２７ＰＭＯＳトランジスタ、２８
ＰＭＯＳトランジスタ、２９ＮＭＯＳトランジス
タ、３０ＮＭＯＳトランジスタ、３１ＮＭＯＳトラ
ンジスタ、３２可変範囲設定入力、３３主出力イン
ピーダンス可変部、３４出力インピーダンス調整部、
３５出力インピーダンス調整ＳＷ、３６可変範囲設
定入力、１０１出力回路、１０２出力端子、１０３
出力電圧検出回路、１０４インピーダンス制御信号
生成回路、１０５内部回路、１０６クロック端子、
１０７半導体集積回路、１０８受信回路、１０９伝
送線路、１１０出力端子波形、１１２受信回路入力
波形、２０１Ｎｏ．１デバイス、２０２Ｎｏ．２デ
バイス、２０３Ｎｏ．３デバイス、２０４Ｎｏ．４
デバイス、２０５Ｎｏ．５デバイス、２０６Ｎｏ．
６デバイス、２０７バス配線、２０８分岐配線。

Claims

【特許請求の範囲】

【請求項１】出力バッファを介して、出力信号を信号
線に出力するデジタル信号出力回路であって、以下の要
素を有することを特徴とするデジタル信号出力回路（１）出力バッファと、信号線との間に接続され、出力
インピーダンスを変化させる出力インピーダンス可変
部、（２）出力信号の変化を検出する出力信号状態変化
検出部、（３）出力信号状態変化検出部により出力信号
の変化を検出した場合に、出力信号の変化のタイミング
に合わせて、出力インピーダンスを連続的に変化させる
ように出力インピーダンス可変部を制御する連続可変
部。
【請求項２】連続可変部は、出力信号状態変化検出部
により出力信号の変化を検出した場合に、出力信号の変
化のタイミングに合わせて、出力インピーダンスを低イ
ンピーダンスから高インピーダンスへ連続的に変化させ
るように出力インピーダンス可変部を制御することを特
徴とする請求項１記載のデジタル信号出力回路。
【請求項３】連続可変部は、出力信号の変化のタイミ
ングに合わせて、出力インピーダンスを低インピーダン
スから高インピーダンスへ連続的に変化させ、その後低
インピーダンスに戻すように出力インピーダンス可変部
を制御することを特徴とする請求項２記載のデジタル信
号出力回路。
【請求項４】連続可変部は、出力信号状態変化検出部
により出力信号の変化を検出した場合に、出力信号の変
化のタイミングに合わせて、出力インピーダンスを高イ
ンピーダンスから低インピーダンスへ連続的に変化させ
るように出力インピーダンス可変部を制御することを特
徴とする請求項１記載のデジタル信号出力回路。
【請求項５】連続可変部は、出力信号の変化のタイミ
ングに合わせて、出力インピーダンスを高インピーダン
スから低インピーダンスへ連続的に変化させ、その後高
インピーダンスに戻すように出力インピーダンス可変部
を制御することを特徴とする請求項２記載のデジタル信
号出力回路。
【請求項６】出力バッファは、出力制御信号を入力
し、出力制御信号が有意の場合に、出力信号を信号線に
出力し、出力信号状態変化検出部は、次サイクルに出力バッファ
が信号線に出力する信号である次出力信号と、現サイク
ルの信号線の信号である現信号と、出力制御信号を検出
し、連続可変部は、出力制御信号が有意であって、次出力信
号と現信号が異なる場合に、出力信号の変化のタイミン
グに合わせて、出力インピーダンスを連続的に変化させ
るように出力インピーダンス可変部を制御することを特
徴とする請求項１記載のデジタル信号出力回路。
【請求項７】出力インピーダンス可変部は、ＰＭＯＳ
トランジスタと、ＮＭＯＳトランジスタとを組み合わせ
た回路を有し、連続可変部は、ＮＭＯＳトランジスタに出力する信号と
逆位相の信号を、ＰＭＯＳトランジスタに出力すること
を特徴とする請求項１記載のデジタル信号出力回路。
【請求項８】連続可変部は、抵抗と、コンデンサとを
有する積分回路を有することを特徴とする請求項１記載
のデジタル信号出力回路。
【請求項９】積分回路は、更に、アンプを有すること
を特徴とする請求項８記載のデジタル信号出力回路。
【請求項１０】出力インピーダンス可変部は、ＰＭＯ
Ｓトランジスタと、ＮＭＯＳトランジスタとを組み合わ
せた組み合わせ回路を複数有し、連続可変部は、各組み合わせ回路について、ＮＭＯＳト
ランジスタに出力する信号と逆位相の信号を、ＰＭＯＳ
トランジスタに出力し、各組み合わせ回路を異なる信号
によって制御することを特徴とする請求項１記載のデジ
タル信号出力回路。
【請求項１１】連続可変部は、出力インピーダンスの
上限値を、信号線のインピーダンスと等しい値に合わせ
るように出力インピーダンス可変部を制御することを特
徴とする請求項１記載のデジタル信号出力回路。
【請求項１２】連続可変部は、出力インピーダンスの
上限値を、保持させるように出力インピーダンス可変部
を制御することを特徴とする請求項１１記載のデジタル
信号出力回路。
【請求項１３】デジタル信号出力回路は、出力インピ
ーダンス可変部が変化させる出力インピーダンスの範囲
を、デジタル信号出力回路の外部から入力し、設定する
可変範囲設定入力部を有し、出力インピーダンス可変部は、設定された範囲で出力イ
ンピーダンスを変化させることを特徴とする請求項１記
載のデジタル信号出力回路。
【請求項１４】デジタル信号出力回路は、出力インピ
ーダンス可変部と並列に設けられる出力インピーダンス
調整部と、出力インピーダンス可変部と出力インピーダンス調整部
との間の接続を切り替える出力インピーダンス調整スイ
ッチとを有することを特徴とする請求項１記載のデジタ
ル信号出力回路。
【請求項１５】連続可変部は、出力インピーダンスの
上限値を、信号線のインピーダンスの半分の値に合わせ
るように出力インピーダンス可変部を制御することを特
徴とする請求項１記載のデジタル信号出力回路。
【請求項１６】デジタル信号出力回路は、出力負荷を
自動的に検出する出力負荷検出部と、検出した出力負荷に基づいて、出力インピーダンス可変
部が変化させる出力インピーダンスの範囲を設定する可
変範囲設定入力部とを有し、出力インピーダンス可変部は、設定された範囲で出力イ
ンピーダンスを変化させることを特徴とする請求項１記
載のデジタル信号出力回路。