JP2011114488A

JP2011114488A - 半導体集積回路およびその調整方法

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Publication number: JP2011114488A
Application number: JP2009267800A
Authority: JP
Inventors: Hiromichi Goto; 弘通後藤
Original assignee: Panasonic Electric Works Co Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2009-11-25
Filing date: 2009-11-25
Publication date: 2011-06-09
Anticipated expiration: 2029-11-25
Also published as: JP5356985B2

Abstract

【課題】一対の信号線に差動の信号を出力する差動出力駆動回路を備える半導体集積回路において、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようにする。
【解決手段】一対の信号線４ａ，４ｂのそれぞれとＧＮＤとの間に出力容量Ｃａ，Ｃｂを備えるとともに、それぞれの信号線４ａ，４ｂに直列に第１の抵抗Ｒ１ａ，Ｒ１ｂを介在し、かつ前記信号線４ａ，４ｂを第２の抵抗Ｒ２ａ，Ｒ２ｂによって電源電位にプルアップする。そして、該半導体集積回路１を基板に実装した後に測定された立ち上がり時間と立ち下がり時間とに応じて、抵抗値調整回路Ａａ，Ａｂが、前記抵抗Ｒ１ａ，Ｒ２ａ；Ｒ１ｂ，Ｒ２ｂの抵抗値をそれぞれ調整する。したがって、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようになり、それらの対称性を維持しなければならないような規格に対しても対応可能となる。
【選択図】図１

Description

本発明は、半導体集積回路およびその調整方法に関し、特に前記半導体集積回路としては、一対の信号線に小振幅な差動の信号を出力するようにしたものに関する。

前記のような半導体集積回路の典型的な従来技術は、特許文献１で示されている。図４は、その特許文献１のブロック図であり、この従来技術は、ＵＳＢ（Universal Serial Bus）２．０規格に対応したものである。図４では、前記小振幅な差動の信号を出力する差動出力駆動回路１０１を内蔵する半導体集積回路１０２と、前記小振幅な差動の信号を受信する差動入力増幅回路１０３を内蔵する半導体集積回路１０４と、それらの間を接続し、一対の信号線１０５ａ，１０５ｂを有する転送線路１０５とが示されている。注目すべきは、この特許文献１では、差動出力駆動回路１０１の出力スルーレートを調整するために、一対の出力端子１０６，１０７間に、容量接続回路１０８が設けられていることである。

そして、一部の製品或いは全部の製品について、前記半導体集積回路１０２，１０４を基板に実装して、すなわち図４で示す回路を実際に構成して、前記転送線路１０５の特性などに応じて前記容量接続回路１０８の容量値Ｃを調整可能とすることで、出力抵抗１０９，１１０の抵抗値Ｒとの時定数ＣＲを変化させ、立ち上がりおよび立ち下がりの出力スルーレートを調整している。これによって、差動出力駆動回路１０１の出力波形品質を改善するための出力スルーレートの調整が簡単になり、前記差動で小振幅なデータを送信する装置（差動出力駆動回路１０１）の設計期間を短縮し、所望の製品を比較的短期間で実現することが可能になっている。

特許第３８２８５３８号公報

しかしながら、上述の従来技術のように、容量接続回路１０８で容量値Ｃを調整することのみで出力スルーレートを調整した場合、立ち上がりと立ち下がりとの出力スルーレートが同じ様に変化してしまうという問題がある。一方、前記転送線路１０５における前記一対の信号線１０５ａ，１０５ｂは、シンメトリ（対称）に設計されるが、実際には基板のマイクロストリップラインの差などによってアシンメトリ（非対称）に形成されることがある。

ここで、イーサーネット（登録商標）の規格（IEEE Std 802.3-2005, clause 25）を基に、University of New Hampshire Inter Operability Laboratory（以下、ＵＮＨ−ＩＯＬ）が作成しているPhysical Medium Dependent (PMD) Test Suite Version 3.4にて定められている１００ＢＡＳＥ−ＴＸの送信波形に関する規格（Test #25.1.2 - Rise and Fall Times）では、図５で示すように、立ち上がり時間ｔ１および立ち下がり時間ｔ２がそれぞれ４ｎｓ±１ｎｓの範囲に規定されているだけではなく、立ち上がり時間ｔ１と立ち下がり時間ｔ２との差が５００ｐｓ未満であることまで規定されている。

勿論、半導体集積回路の差動出力駆動回路の設計においては、立ち上がり時間と立ち下がり時間とが同じになる様に設計されているが、該半導体集積回路の次段に接続されるプリント基板上の線路インピーダンス値や外付け抵抗の抵抗値の固体ばらつきなどによって、半導体集積回路側から見た一対の差動ラインそれぞれのインピーダンス値が異なってしまい、結果的に、立ち上がり時間と立ち下がり時間との間にずれが生じる場合がある。

詳細に説明すると、出力信号のスルーレートＳＲは、
ＳＲ＝Ｖ／ｔ＝Ｚ・Ｉ／ｔ
で表される。

ここで、半導体集積回路側から見た一対の差動ラインそれぞれのコモンモードインピーダンス（対グランド間のインピーダンス）をＺ１，Ｚ２とおき、電流Ｉと時間ｔとは一定と仮定した場合、前記コモンモードインピーダンスＺ１，Ｚ２の変動が、直接ＳＲに影響する。

したがって、たとえばＺ１＝Ｚ２のときの立ち上がり時のＳＲ＝立ち下がり時のＳＲ＝４ｎｓと仮定し、半導体集積回路の外部の要因で、Ｚ１が１０％増加、Ｚ２が１０％減少した場合、立ち上がり時間が４．４ｎｓ、立ち下がり時間が３．６ｎｓとなり、立ち上がり時間と立ち下がり時間との差が８００ｐｓとなってしまい、前記規格から外れてしまう。このような場合、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整し、その差を５００ｐｓ未満に調整する必要があるが、図４の従来例の回路では、独立に調整することができない。

本発明の目的は、一対の差動の信号線における立ち上り時間と立ち下り時間とをそれぞれ独立に調整可能な半導体集積回路およびその調整方法を提供することである。

本発明の半導体集積回路は、一対の信号線に差動の信号を出力する差動出力駆動回路と、前記一対の信号線にそれぞれ設けられ、抵抗値が調整可能であり、前記信号線に直列に介在される第１の抵抗および前記信号線を電源電位にプルアップする第２の抵抗と、前記第１および第２の抵抗の抵抗値の設定を受付ける受付け部とを含むことを特徴とする。

上記の構成によれば、一対の信号線に差動の信号を出力する差動出力駆動回路を備える半導体集積回路において、前記一対の信号線にそれぞれ抵抗値が調整可能で、前記信号線に直列に介在される第１の抵抗と、前記信号線を電源電位にプルアップする第２の抵抗とを設ける。一方、該半導体集積回路を基板に実装した後に立ち上がり時間と立ち下がり時間とが測定され、その測定結果に対応した前記第１および第２の抵抗に対する抵抗値が受付け部で受付けられ、前記第１および第２の抵抗に設定される。

したがって、特に信号線を電源電位にプルアップする第２の抵抗を設けることで、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようになり、１００ＢＡＳＥ−ＴＸで定められている Rise and Fall Timesのように、対称性を維持しなければならないような規格に対しても対応可能となる。

また、本発明の半導体集積回路では、前記一対の信号線のそれぞれとＧＮＤとの間に設けられる出力容量をさらに備え、前記受付け部は、前記出力容量の放電時に形成される前記第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち下がり時間となるような抵抗値に前記第１の抵抗を調整し、前記出力容量の充電時に形成される前記第２および第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち上がり時間となるような抵抗値に前記第１および第２の抵抗を調整する調整回路であることを特徴とする。

さらにまた、本発明の半導体集積回路の調整方法は、差動出力駆動回路を備え、その差動出力駆動回路から一対の信号線に差動の信号を出力するようにした半導体集積回路の調整方法において、前記一対の信号線のそれぞれとＧＮＤとの間に出力容量を接続する工程と、前記一対の信号線のそれぞれに直列に第１の抵抗を介在する工程と、前記一対の信号線のそれぞれを電源電位にプルアップする第２の抵抗を接続する工程と、前記出力容量の放電時に形成される前記第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち下がり時間となるような抵抗値に前記第１の抵抗を調整する工程と、前記出力容量の充電時に形成される前記第２および第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち上がり時間となるような前記第１および第２の抵抗の抵抗値の加算値の範囲で、かつ前記第１の抵抗の抵抗値を減算した抵抗値に前記第２の抵抗を調整する工程とを含むことを特徴とする。

上記の構成によれば、前記一対の信号線のそれぞれとＧＮＤとの間に設けられる出力容量と、前記第１および第２の抵抗とのＣＲの時定数によって前記立ち上がり時間と立ち下がり時間とを調整する。具体的には、前記受付け部としての調整回路は、前記出力容量の放電時（信号線に対して前記差動出力駆動回路の出力がＨｉｇｈからＬｏｗ）に形成される前記第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち下がり時間となるような抵抗値に前記第１の抵抗を調整し、前記出力容量の充電時（信号線に対して前記差動出力駆動回路の出力がＬｏｗからＨｉｇｈ）に形成される前記第２および第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち上がり時間となるような前記第１および第２の抵抗の抵抗値の加算値の範囲で、かつ前記第１の抵抗の抵抗値を減算した抵抗値に前記第２の抵抗を調整する。

したがって、抵抗値の調整で、差動の信号線の立ち上がり時間と立ち下がり時間とを調整することができる。

本発明の半導体集積回路およびその調整方法は、以上のように、一対の信号線に差動の信号を出力する差動出力駆動回路を備える半導体集積回路において、前記一対の信号線にそれぞれ抵抗値が調整可能で、前記信号線に直列に介在される第１の抵抗と、前記信号線を電源電位にプルアップする第２の抵抗とを設ける一方、該半導体集積回路を基板に実装した後に測定された立ち上がり時間と立ち下がり時間とに応じた抵抗値を受付け部で受付けて、前記第１および第２の抵抗に設定する。

それゆえ、特に信号線を電源電位にプルアップする第２の抵抗を設けることで、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようになり、１００ＢＡＳＥ−ＴＸで定められている Rise and Fall Timesのように、対称性を維持しなければならないような規格に対しても対応可能となる。

本発明の実施の一形態に係る半導体集積回路のブロック図である。図１で示す半導体集積回路における信号立ち上がり時の時定数の調整方法を説明するための図である。図１で示す半導体集積回路における信号立ち下がり時の時定数の調整方法を説明するための図である。典型的な従来技術の半導体集積回路を含む信号転送経路を説明するための図である。イーサーネット（登録商標）の１規格（１００ＢＡＳＥ−ＴＸ）における差動信号の立ち上がり時間と立ち下がり時間との規定を説明するためのグラフである。

図１は、本発明の実施の一形態に係る半導体集積回路１のブロック図である。この半導体集積回路１は、前記イーサーネット（登録商標）における１００ＢＡＳＥ−ＴＸの送信波形に関する規格（Test #25.1.2 - Rise and Fall Times）に適応するものである。そして、半導体集積回路１は、差動出力駆動回路２を備え、その差動出力駆動回路２は、該半導体集積回路１の一対の出力端子３ａ，３ｂにそれぞれ接続される信号線４ａ，４ｂから成る転送線路４へ、小振幅な差動の信号を出力する。前記転送線路４は前記図４で示す転送線路１０５と同様であり、図示していないけれども、前記信号を受信する負荷回路は、同様に前記図４で示し、差動入力増幅回路１０３を内蔵する半導体集積回路１０４と同様であり、ここではそれらの説明を省略する。

注目すべきは、前記半導体集積回路１は、前記一対の信号線４ａ，４ｂのそれぞれとＧＮＤとの間に出力容量Ｃａ，Ｃｂを備えるとともに、それぞれの信号線４ａ，４ｂに直列に介在される第１の抵抗Ｒ１ａ，Ｒ１ｂと、前記信号線４ａ，４ｂを電源電位にプルアップする第２の抵抗Ｒ２ａ，Ｒ２ｂと、抵抗値が可変である前記抵抗Ｒ１ａ，Ｒ２ａ；Ｒ１ｂ，Ｒ２ｂそれぞれの抵抗値の設定を受付ける受付け部となり、その受付けた抵抗値に調整する抵抗値調整回路Ａａ，Ａｂとを備えて構成されることである。

図２および図３は、前記抵抗値調整回路Ａａ，Ａｂによる前記抵抗Ｒ１ａ，Ｒ２ａ；Ｒ１ｂ，Ｒ２ｂの抵抗値の調整方法を説明するための図である。説明の簡略化のために、図において、破線で囲む一方の信号線４ａに関する部分、すなわち抵抗Ｒ１ａ，Ｒ２ａの調整方法について説明する。

前記差動出力駆動回路２は、前記信号線４ａへの出力端に出力トランジスタＴｒａを備え、この出力トランジスタＴｒａがＯＮすると前記信号線４ａはＧＮＤレベル（ローレベル）となり、ＯＦＦすると、第２の抵抗Ｒ２ａによるプルアップによって電源電位（ハイレベル）となる。そして、調整は、該半導体集積回路１が基板に実装された後に、測定された立ち上がり時間と立ち下がり時間とに応じて、前記出力容量Ｃａと、第１および第２の抵抗Ｒ１ａ，Ｒ２ａとのＣＲの時定数が、前記１００ＢＡＳＥ−ＴＸで定められている Rise and Fall Timesに適合するように行われる。

具体的には、先ず図２で示すように、前記出力容量Ｃａの充電時（信号線４ａに対して前記差動出力駆動回路２の出力がＬｏｗからＨｉｇｈ（出力トランジスタＴｒａがＯＮからＯＦＦ））のときに形成される前記第２および第１の抵抗Ｒ２ａ，Ｒ１ａと前記出力容量Ｃａとの直列回路による時定数Ｔ１が、前記１００ＢＡＳＥ−ＴＸで定められている Rise Time、すなわち４ｎｓとなるような前記第１および第２の抵抗Ｒ１ａ，Ｒ２ａの抵抗値の範囲が求められる。

すなわち、前記信号線４ａの電圧をＶ、電源印加電圧をＶ０とすると、それらの関係は下式で表される。

Ｖ＝Ｖ０｛１−ｅ^{−Ｔ１／（Ｃａ（Ｒ１ａ＋Ｒ２ａ））}｝
したがって、上式をＴ１について解くと、
Ｔ１＝−Ｃａ（Ｒ１ａ＋Ｒ２ａ）・ｌｏｇｅ（１＋Ｖ／Ｖ０）
となる。

ここで、たとえば、Ｖ０＝１Ｖ、Ｖ＝０．９Ｖ（９０％）の条件で、Ｔ１＝４ｎｓにしたい場合は、
Ｔ１＝−Ｃａ（Ｒ１ａ＋Ｒ２ａ）・ｌｏｇｅ（１＋Ｖ／Ｖ０）
＝−Ｃａ（Ｒ１ａ＋Ｒ２ａ）×（−２．３）
となり、Ｃａ＝１ｐＦとした場合、上式は、
４×１０^−９＝（１×１０^−１２）（Ｒ１ａ＋Ｒ２ａ）×２．３
となり、
Ｒ１ａ＋Ｒ２ａ＝（４×１０^−９）／｛（１×１０^−１２）×２．３｝＝１７３９Ω
となる。

次に、図３で示すように、前記出力容量Ｃａの放電時（信号線４ａに対して前記差動出力駆動回路２の出力がＨｉｇｈからＬｏｗ（出力トランジスタＴｒａがＯＦＦからＯＮ））のときに形成される前記第１の抵抗Ｒ１ａと前記出力容量Ｃａとの直列回路による時定数Ｔ２が、前記１００ＢＡＳＥ−ＴＸで定められている Fall Time、すなわち４ｎｓとなるような前記第１の抵抗Ｒ１ａの抵抗値が求められる。

すなわち、前記信号線４ａの電圧Ｖと電源印加電圧Ｖ０との関係は下式で表される。

Ｖ＝Ｖ０・ｅ^{−Ｔ２／（Ｃａ・Ｒ１ａ）}
したがって、上式をＴ２について解くと、
Ｔ２＝−Ｃａ・Ｒ１ａ・ｌｏｇｅ（Ｖ／Ｖ０）
となる。

ここで、たとえば、Ｖ０＝１Ｖ、Ｖ＝０．１Ｖ（１０％）の条件で、Ｔ２＝４ｎｓにしたい場合は、
４×１０^−９＝（１×１０^−１２）・Ｒ１ａ×２．３
となり、
Ｒ１ａ＝（４×１０^−９）／｛（１×１０^−１２）×２．３｝＝１７３９Ω
となる。

したがって、この場合は、前記抵抗値調整回路Ａａが調整する抵抗Ｒ１ａ，Ｒ２ａの抵抗値としては、たとえば初期値はＲ１ａ＝１７３９Ω、Ｒ２ａ＝０Ωに設定しておき、外部要因で時定数Ｔ１やＴ２の実測値が４ｎｓにならなかった場合や、対称性が規格から外れていた場合は、これらの抵抗Ｒ１ａ，Ｒ２ａの抵抗値を変更することで、前記時定数（立ち上がりおよび立ち下がり時間）Ｔ１，Ｔ２を調整することが可能になる。

前記抵抗Ｒ１ａ，Ｒ２ａとしては、たとえば相互に直列または並列に配置された複数の抵抗素子と、前記直列の抵抗素子の端子間を短絡したり、抵抗素子を並列に挿入したりするスイッチ素子とを備えて構成され、前記抵抗値調整回路Ａａ，Ａｂは、前記スイッチ素子のスイッチングの態様を切換えるレジスタなどで、実現することができる。

他方の信号線４ｂは、前述のように、前記信号線４ａとシンメトリ（対称）に設計されているけれども、アシンメトリ（非対称）に形成されてしまうことがあり、該信号線４ｂに関する部分、すなわち抵抗Ｒ１ｂ，Ｒ２ｂについても、上述の抵抗Ｒ１ａ，Ｒ２ａと同様の調整が行われる。前記のような調整は、半導体集積回路１を実際に基板に実装した一部の製品のみについての立ち上がり時間（Ｔ１）および立ち下がり時間（Ｔ２）の測定結果に基づいて行われてもよく、或いは全部の製品の測定結果に基づいて、それぞれ行われてもよい。

以上のように構成および調整を行うことで、一対の信号線４ａ，４ｂに差動の信号を出力する半導体集積回路１において、前記信号の立ち上がり時間（Ｔ１）と立ち下がり時間（Ｔ２）とをそれぞれ独立に調整できるので、１００ＢＡＳＥ−ＴＸの送信波形に定められている Rise and Fall Timesのように、対称性を維持しなければならないような規格に対しても対応可能となる。これによって、差動出力駆動回路２の出力波形品質を改善するための出力スルーレートの調整が簡単になり、前記差動で小振幅なデータを送信する該差動出力駆動回路１の設計期間を短縮し、所望の製品を比較的短期間で実現することが可能になる。

１半導体集積回路
２差動出力駆動回路
３ａ，３ｂ出力端子
４転送線路
４ａ，４ｂ信号線
Ｃａ，Ｃｂ出力容量
Ｒ１ａ，Ｒ１ｂ第１の抵抗
Ｒ２ａ，Ｒ２ｂ第２の抵抗
Ａａ，Ａｂ抵抗値調整回路

Claims

一対の信号線に差動の信号を出力する差動出力駆動回路と、
前記一対の信号線にそれぞれ設けられ、抵抗値が調整可能であり、前記信号線に直列に介在される第１の抵抗および前記信号線を電源電位にプルアップする第２の抵抗と、
前記第１および第２の抵抗の抵抗値の設定を受付ける受付け部とを含むことを特徴とする半導体集積回路。
前記一対の信号線のそれぞれとＧＮＤとの間に設けられる出力容量をさらに備え、
前記受付け部は、前記出力容量の放電時に形成される前記第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち下がり時間となるような抵抗値に前記第１の抵抗を調整し、前記出力容量の充電時に形成される前記第２および第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち上がり時間となるような抵抗値に前記第１および第２の抵抗を調整する調整回路であることを特徴とする請求項１記載の半導体集積回路。
差動出力駆動回路を備え、その差動出力駆動回路から一対の信号線に差動の信号を出力するようにした半導体集積回路の調整方法において、
前記一対の信号線のそれぞれとＧＮＤとの間に出力容量を接続する工程と、
前記一対の信号線のそれぞれに直列に第１の抵抗を介在する工程と、
前記一対の信号線のそれぞれを電源電位にプルアップする第２の抵抗を接続する工程と、
前記出力容量の放電時に形成される前記第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち下がり時間となるような抵抗値に前記第１の抵抗を調整する工程と、
前記出力容量の充電時に形成される前記第２および第１の抵抗と前記出力容量との直列回路による時定数が、予め定められる立ち上がり時間となるような前記第１および第２の抵抗の抵抗値の加算値の範囲で、かつ前記第１の抵抗の抵抗値を減算した抵抗値に前記第２の抵抗を調整する工程とを含むことを特徴とする半導体集積回路の調整方法。