CN100580650C - 接口电路和半导体集成电路 - Google Patents

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Abstract

本发明公开了接口电路和半导体集成电路。接口电路包括：驱动器电路(12)，其由多个晶体管的组合构成；校准电路(14)，其用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻；以及终端电阻(13)，其连接到所述驱动器电路(12)的输出端。基于所述校准电路(14)的输出来导通所述一个或更多个晶体管，以使得导通电阻和所述终端电阻的组合电阻值与所述传输线的特性阻抗匹配。驱动器电路(12)、校准电路(14)和终端电阻(13)形成在同一半导体集成电路SK上，并且校准电路(14)用于检测形成在所述半导体集成电路SK上的晶体管和电阻器的工艺变化及其温度变化。

Description

接口电路和半导体集成电路
技术领域
本发明涉及用于通过传输线进行信号传输的接口电路和半导体集成电路，以及用于调整终端电阻(termination resistance)的方法。本发明可以被用作诸如USB驱动器之类的高速接口电路。
背景技术
传统上，接口电路被布置在计算机的内部电路和外部电路的各个位置。例如，在被用作计算机的主存储器的SDRAM中采用DDR2(双倍数据速率2)标准作为进行高速数据传输的接口电路。另外，USB(通用串行总线)标准通常被用作计算机和外围设备之间的接口电路。
在这种接口电路中，其输出阻抗必须与诸如接收电路或电缆的传输线的特性阻抗匹配，以便通过防止输出信号的反射和损失而进行正确传输。另外，必须将输出信号的波形的上升时间和下降时间(压摆率)调整为落入适当的范围内。如果太短，可能产生噪声。如果太长，则波形可能劣化。
通常，为了解决这种问题，在作为半导体集成电路的存储器LSI(大规模集成电路)内部提供了用于调整和控制接口电路中的终端电阻的功能。例如，针对DDR2标准存储器设置的ODT(片上端接)电路可以将其终端电阻值调整为75欧姆或150欧姆。换句话说，ODT电路具有多个并联连接的P型和N型晶体管对，从而形成终端电阻。实际上是通过提供给晶体管的栅极的控制信号来调整并联连接的晶体管的数量，以使得将晶体管的电阻值控制为等于外部基准电阻器的电阻值(参见美国专利第7193431号)。
另外，为了即使在制造工艺或操作环境改变时仍保持恒定的阻抗和压摆率，提出了如下方法：通过第一控制部来调整并联连接的多个输出MOSFET的输出阻抗，该第一控制部用于选择要导通的输出MOSFET的数量，同时通过第二控制部来调整压摆率，该第二控制部用于调整要导通的输出MOSFET的驱动信号(参见日本待审查专利公报第2004-327602号)。
然而，上述接口电路或驱动器电路通常布置在LSI的内部，因此片上电阻器或晶体管的导通电阻的值实质上随LSI的制造步骤中的工艺条件或LSI的操作温度而改变。因此，在美国专利第7193431号中所描述的结构包括设置在LSI外部的附加基准电阻器，这引起了由于外部基准电阻器而导致的元件数量以及用于安装元件的面积增加的问题。
另外，日本待审查专利公报第2004-327602号中所描述的电路使用了用于对输出阻抗或压摆率进行调整的阻抗调整码(adjustment code)和压摆率调整码，但是其仅公开了外部电阻器应该被用作用来生成所述码的方法。
这样，常规上尽管已提出了应该在接口电路中对终端电阻进行调整以及对压摆率进行调整，但是这种调整需要外部基准电阻器，并且无法实施为LSI的内部功能。
因此，在常规的接口电路中存在以下遗留的问题：在使用外部电阻器时，元件数量以及用于安装元件的面积增加、由于电抗的增加而导致波形劣化等。
发明内容
本发明的目的是提供一种接口电路和半导体集成电路，其中能够将整个接口电路构造在LSI的内部，并且即使在制造步骤期间发生工艺条件或操作温度的变化，也可以通过针对终端电阻进行实质的调整来对该工艺条件和操作温度的变化进行补偿。
本发明的另一目的是即使发生了工艺条件或温度的变化也要保持压摆率基本恒定。
根据本发明的实施方式的接口电路包括：驱动器电路，其由多个晶体管的组合构成；校准电路，其用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻；以及终端电阻，其连接在所述驱动器电路的输出端和所述传输线之间。基于所述校准电路的输出来导通所述多个晶体管中的一个或更多个晶体管，以使得所述多个晶体管的导通电阻和所述终端电阻的组合电阻值与所述传输线的特性阻抗匹配。
此外，所述驱动器电路、校准电路和终端电阻形成在同一半导体集成电路上。所述校准电路用于检测形成在所述半导体集成电路上的晶体管和电阻器的工艺变化及其温度变化。
从而，所述校准电路对所述驱动器电路、终端电阻等的工艺变化和温度变化进行检测，以使得对工艺变化和温度变化进行补偿并实质上对终端电阻进行调整。
另外，所述驱动器电路的所述多个晶体管可以包括不由所述校准电路选择的共用晶体管，以使得所述共用晶体管和所述终端电阻的组合电阻值被设定为接近所述传输线的特性阻抗；以及所述校准电路选择所述多个晶体管中所述共用晶体管以外的一个或更多个晶体管，以使得将所述多个晶体管的导通电阻与所述终端电阻的组合电阻值调整为与所述传输线的特性阻抗匹配。
注意本发明中的传输线不但包括电缆和导线而且包括作为所述接口电路的输出的负载的各种线路。例如，所述传输线可以是连接器、另一端的接收电路、传输电路、收发器电路等。
根据本发明，可以将整个接口电路形成在LSI的内部，并且即使制造步骤的工艺条件或操作温度发生变化，也可以通过实质上调整终端电阻的方式对所述变化进行补偿。
根据本发明，即使工艺条件或温度发生变化，也能基本上保持压摆率恒定。
附图说明
图1是示出了根据本发明的实施方式的半导体集成电路的基本结构的实施例的图。
图2是示出了根据第一实施方式的驱动部的电路图。
图3是示出了校准部的电路图。
图4是示出了开关电路的示例的图。
图5是校准部的操作的示例的时序图。
图6是示出了根据第二实施方式的驱动部的电路图。
图7是示出了根据第三实施方式的驱动部的电路图。
图8是第四实施方式的校准部的电路图。
具体实施方式
现在将参照附图对本发明进行详细说明。
图1是示出了根据本发明的实施方式的半导体集成电路SK的基本结构的示例的图。
在图1中，半导体集成电路SK包括接口电路1，接口电路1包括在单个封装内形成的：由多个MOSFET(晶体管)101a-101d组合而成的驱动器电路12、用于为调整多个MOSFET 101a-101d的导通电阻而进行导通和截止选择的校准电路14、以及由连接在驱动器电路12的输出端和用于与外部电路等连接的端子TS之间的终端电阻13。
校准电路14检测形成在同一半导体集成电路SK上的MOSFET 102和电阻器103的工艺变化和温度变化，从而选择性地导通多个MOSFET101b-101d。从而，将多个MOSFET 101a-101d的导通电阻和终端电阻13的组合后的电阻值调整为期望值。注意在驱动器电路12的前面设置有用于驱动所述驱动器电路12的前级缓冲电路11。
在下文中，将参照各种实施方式的实施例对接口电路1是用于USB装置的接口的情况进行描述。
[第一实施方式]
图2是示出了根据本发明的第一实施方式的接口电路1的驱动部3的电路图，图3是示出了接口电路1的校准部4的电路图，图4是示出了开关电路的示例的图，并且图5是示出了校准部4的操作的示例的时序图。
图2所示的接口电路1例如显示了形成在单个LSI(半导体集成电路)上的内部电路的一部分，其中该单个LSI安装在USB装置中，并且图2所示的接口电路1具有根据USB标准的发送器的部分功能。接口电路1在USB装置和外部传输线(例如，缆线、连接器、接收器电路或另一端的收发器电路等)之间进行信号传输。
在图2和图3中，接口电路1由前级缓冲电路11、驱动器电路12、终端电阻13、校准电路14等构成。驱动部3由前级缓冲电路11、驱动器电路12和终端电阻13构成。
前级缓冲电路11被设置在驱动器电路12的前面，并基于具有两个数字值的输入信号(输入数据)S1驱动驱动器电路12。前级缓冲电路11包括两个前级缓冲器11a和11b。前级缓冲器11a和11b的每一个均由串联连接的P沟道MOSFET 111或113和N沟道MOSFET 112或114构成。
当驱动器电路12的输入信号S1变为“H”或“L”时，前级缓冲器11a的输出被导通(“H”)或截止(“L”)，而前级缓冲器11b的输出被截止或导通。
尽管在图2中的各个前级缓冲器11a和11b中示出了一个P沟道MOSFET和一个N沟道MOSFET，但是各个前级缓冲器可以具有并联或串联连接的多个MOSFET。
驱动器电路12包括两个驱动器电路12a和12b，分别位于P侧和N侧。各驱动器电路12a和12b均由多个MOSFET组合而成。
更具体地，驱动器电路12a包括五个并联连接的P沟道MOSFET120-124。通过开关131-134来控制其中的四个MOSFET 121-124的导通和截止。各MOSFET 120-124的源极连接到电源Vdd。例如使用3.3V的恒定电压源作为电源Vdd。另外，MOSFET 120的栅极直接连接到前级缓冲器11a的输出端，而其他MOSFET 121-124的栅极经由开关131-134连接到前级缓冲器11a的输出端。
另外，驱动器电路12b具有五个并联连接的N沟道MOSFET125-129。通过开关136-139来控制其中的四个MOSFET 126-129的导通和截止。各MOSFET 125-129的源极接地。MOSFET 125的栅极直接连接到前级缓冲器11b的输出端，而其他MOSFET 126-129的栅极经由开关136-139连接到前级缓冲器11b的输出端。
尽管在图2中各MOSFET 120-129以一个MOSFET表示，但是实际上它们中的每一个都可使用并联连接的多个MOSFET，以调整它们的导通电阻。例如，对它们中的每一个可使用a到j个MOSFET，例如MOSFET120具有“a”个MOSFET、MOSFET 121具有“b”个MOSFET，而MOSFET122具有“c”个MOSFET。注意a到j为整数，其可以是相同的数字或不同的数字。然而，为了便于控制，优选的是形成驱动器电路12a和驱动器电路12b彼此对称的状态。注意在本发明中MOSFET是“晶体管”，这一点在后面的描述中同样适用。
通过来自校准电路14的控制信号D1-D6将开关131-139控制为导通或截止。例如，如果控制信号D1-D6为导通(“H”)，则对应的开关131-134和136-139导通。对于开关131-134和136-139，可以使用具有各种结构的开关。例如，如图4所示，可以使用具有选通电路的模拟开关21，选通电路由分别为P沟道和N沟道的两个MOSFET 211和212构成。
终端电阻13的一端连接到驱动器电路12的输出端，而另一端直接或间接连接到外部传输线。例如，终端电阻13的另一端连接到LSI的用于输出的管脚端。因为USB传输线的特性阻抗为45欧姆，在本实施方式中将终端电阻13的电阻值设定为39欧姆，从而使得接口电路1的输出阻抗与该特性阻抗匹配。
将未通过开关进行连接的MOSFET 120和125的导通电阻设定为6欧姆。因为终端电阻13与MOSFET 120和125的导通电阻串联连接，所以接口电路1的输出阻抗在开关131-134和136-139全部截止的情况下变为45欧姆(＝39欧姆+6欧姆)。然而终端电阻13与MOSFET 120和125的导通电阻随制造步骤中的LSI的工艺条件或操作温度而变化。
因此，在本实施方式中，由校准电路14检测由于LSI的制造条件和操作温度而导致的变化，并且根据检测的结果选择性地导通MOSFET121-124和126-129，以使得这些MOSFET的导通电阻与MOSFET 120和125的导通电阻并联连接。从而，MOSFET 120-129的导通电阻和终端电阻13的组合电阻值变为常数，而与LSI制造工艺的工艺条件或操作温度的变化无关。
这样，在本实施方式中，通过终端电阻13和MOSFET 120或125实现一定程度的阻抗匹配。然后，通过校准电路14检测工艺变化和温度变化，并且根据检测的结果对开关131-134和136-139进行导通。从而，选择性地连接MOSFET 121-124和126-129的导通电阻，从而改变整个终端电阻以进行微调。这样，可以将包括终端电阻13在内的接口电路1构造在LSI的内部。即使发生工艺变化或温度变化，也可以对终端电阻进行调整以补偿该变化，以使得可以进行实质性的阻抗匹配。
接下来，将对构成校准部4的校准电路14进行描述。
校准电路14与上述前级缓冲电路11、驱动器电路12和终端电阻13形成在同一LSI上。因此，它们使用的MOSFET和电阻通过相同的工艺步骤来制造，并且对于它们来说，诸如操作温度的环境条件也相同。
校准电路14设置有恒流电路(恒流源)，该恒流电路向MOSFET和电阻器提供恒定电流。校准电路14通过不时地向晶体管或电阻器施加恒定电流来产生与实际电阻值相对应的电压(电压降)。如果对该电压降的电平进行检测，则可以检测出工艺变化或温度变化。
更具体地，在图3中，校准电路14包括NMOS校准电路14a、电阻器校准电路14b、PMOS校准电路14c和锁存电路61。
NMOS校准电路14a从恒流源31向导通状态的N沟道MOSFET 32提供恒定电流，并通过检测电路检测由该恒定电流产生的电压VC1，该检测电路由四个电阻器33-36和两个比较器37和38构成。更具体地，通过使用比较器(比较电路)37将电压VC1与通过两个电阻器33和34划分电源电压Vdd所得的电压(基准电压)Vref1进行比较。如果电压VC1超出电压Vref1，则比较器37的输出变为“H”。另外，比较器38将电压VC1与通过两个电阻器35和36划分电源电压Vdd所得的电压Vref2进行比较。如果电压VC1超出电压Vref2，则比较器38的输出变为“H”。这些输出被锁存电路61保持，并且该保持状态下的信号作为数据D1和D2被传送。
注意，每次在施加触发信号ST时对锁存电路61保持的信号的状态“H”或“L”进行更新。施加这种触发信号ST的定时，例如应该是恰好在从接口电路1向传输线传送信号之前的定时和/或恰好在数据传输中的每个帧之前的定时。
在图5所示的示例中，满足“Vref1＞Vref2”的关系。如果电压VC1超出电压Vref2，则数据D2变为“H”。如果电压VC1超出电压Vref1，则数据D1和数据D2都变为“H”。
另外，和上述NMOS校准电路14a相类似地构造电阻器校准电路14b和PMOS校准电路14c。比较器47、48、57和58的输出状态“H”或“L”由锁存电路61保持，并分别作为D3、D4、D5和D6传送。
此外，对于数据D1-D6，可以采用以下结构：如果与较高的基准电压Vref相关的数据D为“H”，则与较低的基准电压Vref相关的数据D变为“L”。另外，可以采用以下结构：通过适当的逻辑对D1-D6进行组合以生成用于新控制的数据D，将该数据D传送给开关131-134和136-139。
另外，应该对电压Vref1-Vref6的值以及它们之间的关系进行设定，以使得作为整个接口电路1可以有效地针对工艺变化或温度变化进行终端电阻的补偿，并且使得作为对终端电阻的补偿结果，其落入该LSI的接口电路1的规格的范围内。例如，应该通过仿真来决定电压Vref1-Vref6的值、MOSFET 120-129的导通电阻的值等。
例如，如上所述，假设终端电阻13为39欧姆，MOSFET 120和125的导通电阻为6欧姆，应该通过调整MOSFET 121-124和126-129的导通电阻来补偿其误差部分和变化部分。在这种情况下，例如可以将MOSFET121-124和126-129的导通电阻设定为满足“2”的乘方的关系，例如1∶2∶4∶8。
注意终端电阻13的误差和变化小于MOSFET 120和125的导通电阻的误差和变化并且具有相对稳定的电阻值。因此，设定终端电阻13的电阻值大于MOSFET 120和125的导通电阻值更便于进行调整。
在上述第一实施方式的接口电路1中，即使发生工艺变化或温度变化也可以通过调整终端电阻来实现阻抗匹配。然而，因为要导通的MOSFET 121-124和126-129的数量的变化，所以作为被前级缓冲器11a和11b视作负载的栅电容发生变化，因此压摆率可能改变。因此，作为第二实施方式，对可以通过抑制上述变化来基本上保持压摆率的接口电路1B的实施例进行描述。
[第二实施方式]
在第二实施方式中，基本部分与第一实施方式的相同，因此将仅对区别部分进行描述。
图6是示出了根据本发明的第二实施方式的接口电路1B的驱动部3B的电路图。
在图6中，驱动部3B由前级缓冲电路11、驱动器电路12、终端电阻13和斜率(slope)开关电路15构成。该斜率开关电路15具有两个斜率开关电路15a和15b。
将图6和图2进行比较可知，驱动电路3B中前级缓冲器11a的MOSFET 112的源极没有直接接地，而是经由斜率开关电路15a间接接地。另外，前级缓冲器11b的MOSFET 113的源极没有直接连接到电源Vdd，而是经由斜率开关电路15b间接地连接到电源Vdd。
在斜率开关电路15a中，MOSFET 152和MOSFET 160-164构成电流镜电路，MOSFET 152被用作基准晶体管。换句话说，在MOSFET 152中流动的电流(基准电流)与在各MOSFET 160-164中流动的电流的比由晶体管的尺寸(元件尺寸W和L)之间的比(电流镜比)决定。换言之，在各MOSFET 160-164中流动的电流变为在作为基准晶体管的MOSFET 152中流动的电流乘以所述电流镜比所得的值。
另外，因为来自恒流源151的恒定电流I1流入MOSFET 152，所以具有电流I1乘以各电流镜比所得的值的电流流入各MOSFET 160-164。
对于斜率开关电路15b来说，MOSFET 153和MOSFET 165-169以相同的方式构成电流镜电路，MOSFET 153被用作基准晶体管。因此，在各MOSFET 165-169中流动的电流具有在作为基准晶体管的MOSFET153中流动的电流乘以所述电流镜比所得的值。
另外，因为来自恒流源154的恒定电流I2流入MOSFET 153，所以具有电流I2乘以各电流镜比所得的值的电流流入各MOSFET 165-169。
通过开关171-174和176-179来分别控制MOSFET 161-164和MOSFET 166-169进行导通和截止。
通过来自图3所示的校准电路14的控制信号D1-D6来控制开关171-174和176-179进行导通和截止。例如，当控制信号D1-D6为导通(“H”)时，相应的开关171-174和176-179导通。
从图6可知，例如，当控制信号D1导通时，MOSFET 126和MOSFET166彼此同步导通。当控制信号D2导通时，MOSFET 127和MOSFET 167彼此同步导通。另外，当控制信号D3导通时，MOSFET 128和MOSFET168以及MOSFET 123和MOSFET 163彼此同步导通。这样，MOSFET161-164和MOSFET 166-169适于与MOSFET 121-124和MOSFET126-129的导通和截止同步地进行导通和截止。
因此，当MOSFET 121-124和MOSFET 126-129被导通以进行阻抗匹配时，MOSFET 161-164和MOSFET 166-169导通以提供与由于进行阻抗匹配而导致栅电容的改变相对应的驱动电流。换句话说，当要驱动的MOSFET 121-124和MOSFET 126-129的数量增加时，提供驱动电流的MOSFET 161-164和MOSFET 166-169的数量增加从而增加了电流。
因为对在作为基准晶体管的MOSFET 152和153中流动的电流和MOSFET 161-164和MOSFET 166-169的电流镜比进行了调整，所以可以提供与栅电容的改变相对应的合适的驱动电流。因此，可以抑制从驱动器电路12a和12b传送的信号波形的上升时间Tr和下降时间Tf的变化，并保持它们大致恒定。
这样，根据第二实施方式的接口电路1B，即使发生工艺变化或温度变化，也可以实现阻抗匹配并且保持基本恒定的压摆率。
接下来，将对另一示例进行描述，为了与第二实施方式相同的目的，该示例具有用于即使在栅电容变化的情况下也能防止作为负载的电容改变的结构，而不必根据栅电容的变化来调整驱动电流。
[第三实施方式]
在前级缓冲器11a和11b具有相同的驱动电流(驱动能力)的情况下，传输的信号波形的上升时间Tr和下降时间Tf随着负载电容(栅电容)的增大而变长，同时上升时间Tr和下降时间Tf随着负载电容的减小而变短。
因此，如果通过电容Cm连接驱动器电路12a和12b的MOSFET的漏极和栅极，则获得了作为镜像效应的栅电容增加Cm×gm×RL的效果。这里，gm是驱动器电路12a和12b的MOSFET之间的跨导，并且RL是负载电阻。
如果在驱动器电路12a和12b中导通的MOSFET的数量增加或减少，则gm与该数量成比例改变。因此，真正的栅电容和镜像电容也随该数量成比例增加或减少。因此，为了防止上升时间Tr和下降时间Tf可能的改变，通过连接或断开适当的电容来控制总的栅电容值恒定，以在MOSFET开关的同时在漏极和栅极之间进行补偿。
更具体地，如果驱动器电路12a和12b的MOSFET的数量大(如果栅电容大)，则减少用于补偿的电容。相反，如果MOSFET的数量小，则增加用于补偿的电容。下面描述的第三实施方式是该方法的其中一个示例。
在第三实施方式中，基本部分与第一实施方式和第二实施方式相同，因此将仅对区别部分进行描述。
图7是示出了根据本发明的第三实施方式的接口电路1C的驱动部3C的电路图。
在图7中，驱动部3C由前级缓冲电路11、驱动器电路12、终端电阻13和电容开关电路18构成。该电容开关电路18包括两个电容开关电路18a和18b。
对图7和图2进行比较可知，在驱动部3C中插入了电容开关电路18a，作为一个前级缓冲器11a的负载，同时插入电容开关电路18b，作为另一前级缓冲器11b的其中一个负载。
电容开关电路18a包括四个电容器181-184和四个开关191-194。当开关191-194导通时，对应的电容器181-184被连接作为前级缓冲器11a的负载。
四个电容器181-184具有和四个MOSFET 121-124相同的电容。通过分别对控制信号D5、D6、D3和D4的信号进行取反来控制开关191-194进行导通和截止。例如，如果控制信号D5导通(“H”)，则其反信号(invertedsignal)变为截止(“L”)，并且对应的开关191截止。
电容开关电路18b也以同样的方式包括四个电容器186-189和四个开关196-199。当开关196-199导通时，对应的电容器186-189被连接作为前级缓冲器11b的负载。
四个电容器186-189分别具有和四个MOSFET 126-129相同的电容。分别通过控制信号D1-D4的反信号来控制开关196-199进行导通和截止。例如，当控制信号D1导通(“H”)时，则其反信号变为截止(“L”)，并且对应的开关196截止。注意例如使用“非电路”来获得控制信号D1-D6的反信号。
因此，即使MOSFET 121-124和MOSFET 126-129的其中一个被连接作为前级缓冲器11a和11b的负载，也还连接有与未连接的MOSFET具有相同电容值的电容器181-184和186-189。因此，作为前级缓冲器11a和11b的负载的电容值一直恒定。
这样，根据第三实施方式的接口电路1C，即使发生工艺变化或温度变化，也可以实现阻抗匹配并且保持基本恒定的压摆率。
注意在第三实施方式中可以将电容器181-184和186-189的电容值设定为独立的电容值，而不必与MOSFET 121-124和MOSFET 126-129的栅电容相关，并且可以通过适当的逻辑来产生用于控制开关196-199的控制信号，来代替控制信号D1-D6的反信号，从而使得可以根据MOSFET121-124和MOSFET 126-129的开关对电容进行补偿。在这种情况下，应该例如通过仿真等来获得最优的结果的方式决定电容器181-184和186-189的电容值和用于控制开关196-199的控制信号。
[第四实施方式]
接下来，将校准电路的另一示例描述作为第四实施方式。
图8是示出了第四实施方式的校准部4D的电路图。
在构成校准部4D的校准电路14D中，通过选择器22逐个选择分别由在MOSFET 32、电阻器42和MOSFET 51中流动的、来自恒流源31、41和52的恒定电流产生的电压VC1-VC3，并将VC1-VC3提供给A/D转换器23。A/D转换器23将模拟电压VC1-VC3以高准确性转化为8位或其他位数的数字数据VCD1-VCD3，并将数字数据VCD1-VCD3传送给运算控制部24。运算控制部24基于数字数据VCD1-VCD3的值进行计算并产生控制信号D1-D6。基于产生的控制信号D1-D6来控制开关131-139等。注意运算控制部24基于信号SS来控制选择器22，以使得选择性地提供电压VC1-VC3，并且在适当的定时取得数字数据VCD1-VCD3。
注意应该通过仿真等来决定运算控制部24中的计算内容和工艺内容，以使得能够适当地检测出工艺变化和温度变化并且能够基于产生的控制信号D1-D6适当地进行阻抗匹配。
这样，如果使用校准电路14D，则通过所述A/D转换器以高准确性检测出MOSFET 32、电阻器42和MOSFET 51中产生的电压VC1-VC3，并且可以通过在运算控制部24中的计算来精密地设定控制内容。因此，根据第四实施方式的校准部4D，可以比使用第一实施方式的校准电路14的情况以更高的准确性并且更精确地进行阻抗匹配并稳定压摆率。注意第一实施方式的校准电路14具有电路简单并且安装面积小的优点。
在上述实施方式中，MOSFET 120和125对应于本发明的共用晶体管。驱动器电路12对应于本发明的半导体集成电路的输出电路。斜率开关电路15对应于本发明中的电流开关电路。恒流源151和154对应于本发明中的第二恒流电路。电容开关电路18对应于本发明中的电容电路。另外，接口电路1或1B-1D所在的上述LSI对应于在本发明中的半导体集成电路。
在上述实施方式中，在终端电阻13后可以设置各种必要的电路。另外，根据本发明的精神，可以以不同方式对前级缓冲电路11，驱动器电路12，终端电阻13的局部或整体的电路构造、结构、元件常数(elementconstant)、元件的数量等，校准电路14或14D，斜率开关电路15和18以及接口电路1或1B-1D进行修改。
尽管以上对本发明的多种实施方式进行了描述，但是可以通过不同方式来实施本发明，而不限于上述实施方式。

Claims (9)

1、一种用于通过传输线进行信号传输的接口电路，该接口电路包括：
驱动器电路，其由多个晶体管的组合构成；
校准电路，其用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻；以及
终端电阻，其连接在所述驱动器电路的输出端和所述传输线之间，
其中，所述驱动器电路、所述校准电路和所述终端电阻形成在同一半导体集成电路上，
其中，所述校准电路用于检测形成在所述半导体集成电路上的晶体管和电阻器的工艺变化及其温度变化，并且所述校准电路包括：恒流电路，其向形成在所述半导体集成电路上的晶体管和电阻器提供恒定电流，以及检测电路，其用于通过检测由所述恒定电流分别在所述晶体管和所述电阻器中产生的电压来检测所述工艺变化和温度变化，并且
其中，基于所述校准电路的输出来导通所述多个晶体管中的一个或更多个晶体管，以使得所述多个晶体管的导通电阻和所述终端电阻的组合电阻值与所述传输线的特性阻抗匹配。
2、根据权利要求1所述的接口电路，其中，所述校准电路还包括：
比较电路，其将由所述恒定电流在各个所述晶体管和所述电阻器中产生的电压与多个基准电压进行比较，以及
基于所述比较电路的输出来导通所述多个晶体管中的一个或更多个晶体管。
3、根据权利要求1所述的接口电路，其中，所述驱动器电路的所述多个晶体管包括不由所述校准电路选择的共用晶体管，所述共用晶体管和所述终端电阻的组合电阻值被设定为接近所述传输线的特性阻抗，并且
所述校准电路选择所述多个晶体管中的所述共用晶体管以外的一个或更多个晶体管，使得将所述多个晶体管的导通电阻与所述终端电阻的组合电阻值调整为与所述传输线的特性阻抗匹配。
4、根据权利要求1所述的接口电路，所述接口电路还包括设置在所述驱动器电路之前的前级缓冲电路，以及用于开关所述前级缓冲电路的驱动电流的电流开关电路，其中
所述电流开关电路与在所述驱动器电路中对所述多个晶体管中的一个或更多个晶体管的导通或截止的选择同步地进行对所述前级缓冲电路的驱动电流的开关，以使得将所述驱动器电路的输出波形的上升时间和下降时间控制为常数。
5、根据权利要求4所述的接口电路，其中，所述电流开关电路包括第二恒流电路和与所述第二恒流电路的电流相对应的电流镜电路。
6、根据权利要求1所述的接口电路，其中，所述驱动器电路并联连接到作为负载的电容电路，该电容电路可以切换电容值，并且与所述多个晶体管中的一个或更多个晶体管的导通或截止的选择同步地切换所述电容电路的电容值，以使得将所述驱动器电路的输出波形的上升时间和下降时间控制为常数。
7、一种半导体集成电路，该半导体集成电路包括：
驱动器电路，其由多个晶体管的组合构成；
校准电路，其用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻；
终端电阻，其连接在所述驱动器电路的输出端和用于与外部电路连接的端子之间，
其中，所述驱动器电路以及所述校准电路和所述终端电阻形成在同一半导体集成电路上，并且
其中，所述校准电路用于检测形成在所述半导体集成电路上的晶体管和电阻器的工艺变化及其温度变化，并且所述校准电路包括：恒流电路，其向形成在所述半导体集成电路上的晶体管和电阻器提供恒定电流，以及检测电路，其用于通过检测由所述恒定电流分别在所述晶体管和所述电阻器中产生的电压来检测所述工艺变化和温度变化，并且
其中，基于所述校准电路的输出来导通所述多个晶体管中的一个或更多个晶体管，以使得将所述多个晶体管的导通电阻和所述终端电阻的组合电阻值调整为期望值。
8、根据权利要求7所述的半导体集成电路，其中，所述驱动器电路的所述多个晶体管包括不由所述校准电路选择的共用晶体管，所述共用晶体管和所述终端电阻的组合电阻值被设定为接近所述期望值，以及
所述校准电路选择所述多个晶体管中的所述共用晶体管以外的一个或更多个晶体管，以使得将所述多个晶体管的导通电阻与所述终端电阻的组合电阻值调整为所述期望值。
9、一种用于调整半导体集成电路的输出电路的终端电阻的调整方法，该方法包括以下步骤：
在同一半导体集成电路上形成驱动器电路、校准电路和终端电阻，所述驱动器电路由多个晶体管的组合构成，所述校准电路用于对所述多个晶体管中的一个或更多个晶体管的导通和截止进行选择，从而调整所述多个晶体管的导通电阻，而所述终端电阻连接在所述驱动器电路的输出端和用于与外部电路连接的端子之间；
形成所述校准电路以检测形成在所述半导体集成电路上的晶体管和电阻器的工艺变化及其温度变化；
在所述校准电路中形成恒流电路以及检测电路，所述恒流电路向形成在所述半导体集成电路上的晶体管和电阻器提供恒定电流，并且所述检测电路用于通过检测由所述恒定电流分别在所述晶体管和所述电阻器中产生的电压来检测所述工艺变化和温度变化；以及
基于所述校准电路的输出来导通所述多个晶体管中的一个或更多个晶体管。
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