KR101160410B1

KR101160410B1 - 드라이버 콤퍼레이터 회로 및 이를 이용한 시험 장치

Info

Publication number: KR101160410B1
Application number: KR1020100036897A
Authority: KR
Inventors: 쇼지 코지마
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2009-04-22
Filing date: 2010-04-21
Publication date: 2012-06-28
Also published as: US8183893B2; KR20100116547A; WO2010122603A1; US20100271080A1

Abstract

쌍방향 전송에 있어서 송신 신호를 캔슬한다.
제 1 저항(R1)은 제 1 단자에 제 1 전압 VH'가 인가되고, 제 2 단자가 입출력단자(P1)와 접속된다. 제 2 저항(R2)은 제 1 단자에 제 1 전압 VH'가 인가된다. 테일 전류원(12)은 소정의 테일 전류 Ia'를 생성한다. 전류 스위치(10)는 제 2 디바이스(102)에 송신해야 할 데이터 PAT를 수신하고, 그 값에 대응하여 제 1 저항(R1)의 제 2 단자와 제 2 저항(R2)의 제 2 단자 중의 어느 하나를 선택하여, 테일 전류원(12)과 결합한다. 분압 회로(DIV1)는 제 1 저항(R1)의 제 2 단자와 제 2 저항(R2)의 제 2 단자 사이에 차례로 직렬로 마련된 제 3 저항(R3) 및 제 4 저항(R4)을 포함한다. 부하 밸런서(LB1)는 제 1 단자에 제 2 전압 VLB가 인가되고, 제 2 단자가 제 2 저항(R2)의 제 2 단자와 접속된 제 5 저항(R5)을 포함한다.

Description

드라이버 콤퍼레이터 회로 및 이를 이용한 시험 장치{DRIVER COMPARATOR CIRCUIT AND TEST APPARATUS USING THESAME}

본 발명은 단일 전송 선로를 개재하여 신호를 출력하는 드라이버 기능과, 입력된 신호의 레벨을 판정하는 콤퍼레이터 기능을 구비하는 드라이버 콤퍼레이터 회로에 관한 것이다.

2개의 반도체 디바이스 사이에서 데이터를 송수신하는 경우, 단일 전송 선로를 개재하여 쌍방향 전송을 하는 경우가 있다. 이러한 쌍방향 인터페이스를 구비하는 디바이스를 시험하는 경우, 피시험 디바이스(DUT)로부터 출력되는 신호의 진폭이 임계값 전압과 비교되어, 그 양호 여부가 판정된다.

쌍방향 인터페이스를 구비하는 DUT를 검사하는 시험 장치에 대해 검토한다. 시험 장치에는 공통 전송 선로에 접속된 트랜스미터(드라이버)와 리시버(콤퍼레이터)가 마련된다. 드라이버는 DUT에 테스트 패턴을 송신하고, 콤퍼레이터는 DUT로부터 출력된 신호의 논리값을 판정 또는 신호의 진폭을 검사한다.

시험 장치의 콤퍼레이터는 전송 선로를 개재하여 DUT와 접속됨과 함께, 시험 장치측의 드라이버와도 접속되어 있다. 따라서, 쌍방향 인터페이스를 구비하는 DUT의 시험 장치는, 콤퍼레이터가 인접하는 드라이버의 출력 신호의 영향을 받지 않도록 배려하여 설계할 필요가 있다.

가장 원시적으로는, DUT가 출력한 신호가 전송 선로를 전파하는 기간은, 드라이버의 출력을 소정의 종단전압에 고정하는 것에 의해 쌍방향 전송이 실현된다. 단, 이 방식에서는, 신호의 전송 방향이 전환될 때에는, 전송 선로의 시간 길이만큼 오버헤드("왕복 지연(Round Trip Delay)"으로 불림)가 발생하게 된다. 매우 긴 테스트 패턴을 DUT에 공급하고, DUT로부터의 신호를 판정하는 시험 장치에 있어서, 왕복 지연은 시험 시간의 증대 문제를 초래하고, 생산성을 저하하는 일 요인이 될 수 있다.

이 문제는 시험 장치에 한정되지 않고, 반도체 디바이스 사이의 쌍방향 전송에 있어서도 동일하게 발생하고, 왕복 지연은 전송 레이트의 저하 요인이 된다.

왕복 지연 문제를 해소하는 다양한 수법이 제안되어 있다. 예를 들면 특허문헌 1, 2에는, 쌍방향 통신에 있어서, 자체로부터의 송신 신호를 캔슬하여 상대측으로부터의 신호만을 수신하는 회로(하이브리드 회로)가 개시되어 있다.

특허문헌 1: 일본특허공개 소47-11702호 공보 특허문헌 2: 미국특허 제 3,725,582호 명세서 특허문헌 3: 일본특허공개 평8-23354호 공보 특허문헌 4: 일본특허공개 2006-23233호 공보 특허문헌 5: 미국특허 제 6,573,764B1호 명세서 특허문헌 6: 미국특허 제 7,190,194B2호 명세서 특허문헌 7: 미국특허 제 6,133,725호 명세서 특허문헌 8: 미국특허 제 6,703,825호 명세서

본 발명은 상기와 같은 상황에 비추어 이루어진 것으로, 그 일 형태의 예시적 일 목적은 쌍방향 인터페이스를 구비하는 드라이버 콤퍼레이터 회로를 제공함에 있다.

본 발명이 일 형태는 통신 상대인 디바이스와의 사이에서 전송 선로를 개재하여 신호를 쌍방향 전송하는 드라이버 콤퍼레이터 회로에 관한 것이다. 이 드라이버 콤퍼레이터 회로는 전송 선로에 접속되는 입출력단자, 드라이버 앰프, 콤퍼레이터에 더하여 분압 회로 및 부하 밸런서를 구비한다.

드라이버 앰프는; 제 1 단자에 제 1 전압이 인가되고, 제 2 단자가 입출력단자와 접속된 제 1 저항과; 제 1 단자에 제 1 전압이 인가된 제 2 저항과; 소정의 테일 전류(tail current)를 생성하는 테일 전류원과; 통신 상대인 디바이스에 송신해야 할 데이터를 수신하고, 그 값에 대응하여 제 1 저항의 제 2 단자와 제 2 저항의 제 2 단자 중의 어느 하나를 선택하여, 테일 전류원과 결합하는 전류 스위치;를 포함한다. 분압 회로는 제 1 저항의 제 2 단자와 제 2 저항의 제 2 단자 사이에 차례로 직렬로 마련된 제 3 저항 및 제 4 저항을 포함한다. 부하 밸런서는 제 1 단자에 제 2 전압이 인가되고, 제 2 단자가 제 2 저항의 제 2 단자와 접속된 제 5 저항을 포함한다. 콤퍼레이터는 제 3, 제 4 저항의 접속점의 전위를 소정의 제 1 임계값 전압과 비교한다.

이 형태에 의하면, 제 1 저항의 제 2 단자의 전압과 제 2 저항의 제 2 단자의 전압은 역위상으로 천이한다. 따라서, 두 전압을 제 3, 제 4 저항에 의해 분압 하면, 드라이버 앰프가 통신 상대인 디바이스로 송출하는 신호 성분을 캔슬할 수 있고, 콤퍼레이터는 통신 상대인 디바이스가 송신한 신호 성분을 임계값 전압과 비교할 수 있다. 또한, 제 5 저항을 마련하는 것에 의해, 제 1 저항의 제 2 단자의 전압 진폭과, 제 2 저항의 제 2 단자의 전압 진폭을 균일하게 할 수 있다.

본 발명의 다른 형태는, 피시험 디바이스(DUT)의 사이에서 전송 선로를 개재하여 신호를 쌍방향 전송하고, 피시험 디바이스를 검사하는 시험 장치에 관한 것이다. 이 시험 장치는 피시험 디바이스를 통신 상대로 하는 상술의 드라이버 콤퍼레이터 회로를 구비한다.

이 형태에 의하면, DUT로부터의 신호 성분만을 임계값 전압과 비교할 수 있고, 왕복 지연의 영향을 줄일 수 있기 때문에, 시험 시간을 단축할 수 있다.

또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도 본 발명의 형태로서 유효하다.

본 발명의 일 형태의 드라이버 콤퍼레이터 회로에 의하면, 자체적으로 송신한 신호를 캔슬하고, 통신 상대인 디바이스로부터의 신호 성분만을 추출하여 평가할 수 있다.

도 1은 실시형태에 따른 드라이버 콤퍼레이터 회로의 구성을 나타내는 회로도.
도 2의 (a), (b)는 도 1의 전류 스위치의 구성예를 나타내는 회로도.
도 3은 기본적인 드라이버 콤퍼레이터 회로의 구성을 나타내는 회로도.
도 4의 (a), (b)는 각각, 도 3, 도 1의 드라이버 콤퍼레이터 회로의 임피던스에 관한 회로 소자만을 취출한 회로도.
도 5의 (a), (b)는 각각, 도 3, 도 1의 드라이버 콤퍼레이터 회로의 전압에 관한 회로 소자만을 취출한 회로도.
도 6의 (a), (b)는 각각, 도 3, 도 1의 드라이버 콤퍼레이터 회로의 전압에 관한 회로 소자만을 취출한 회로도.
도 7의 (a), (b)는 제 2 디바이스가 접속된 드라이버 콤퍼레이터 회로의 일부를 나타내는 회로도.
도 8은 제 1 변형예에 따른 드라이버 콤퍼레이터 회로의 구성을 나타내는 회로도.
도 9는 제 2 변형예에 따른 드라이버 콤퍼레이터 회로의 구성을 나타내는 회로도.
도 10의 (a), (b)는 제 3 변형예에 따른 드라이버 콤퍼레이터의 회로 구성을 나타내는 회로도.

이하, 본 발명을, 바람직한 실시형태에 따라 도면을 참조하여 설명한다. 각 도면에 나타나는 동일 또는 동등한 구성 요소, 부재, 처리에는 동일한 부호를 부여하고, 중복되는 설명은 적절히 생략한다. 또한, 실시형태는 발명을 한정하는 것이 아니라 예시이며, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.

본 명세서에 있어서, "부재 A가 부재 B와 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 주지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우, 및 전기적인 접속 상태에 영향을 주지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.

이하 설명하는 실시형태는 쌍방향 인터페이스를 구비하는 드라이버 콤퍼레이터 회로에 관한 것이다. 도 1은 실시형태에 따른 드라이버 콤퍼레이터 회로(100)의 구성을 나타내는 회로도이다.

드라이버 콤퍼레이터 회로(100)는 제 1 디바이스의 인터페이스 회로이고, 통신 상대인 디바이스(이하, "제 2 디바이스"라고 한다)(102)와 전송 선로(104)를 개재하여 접속되고, 제 2 디바이스(102)에 대하여 신호 Vdp를 출력, 또는 제 2 디바이스(102)로부터 출력되는 신호 Vu를 수신한다.

또는, 드라이버 콤퍼레이터 회로(100)는 자동시험 장치 ATE(Automatic Test Equipment)의 인터페이스 회로("핀 일렉트로닉스"라고도 한다)로서의 이용에도 바람직하다. 즉, 드라이버 콤퍼레이터 회로(100)는 제 2 디바이스(DUT)에 대하여 패턴 데이터를 출력함과 함께, DUT로부터의 신호를 수신하여, 그 진폭(레벨)을 판정한다.

제 2 디바이스(102)는 드라이버 앰프(DRV2), 출력 저항 Ru를 구비한다. 드라이버 앰프(DRV2)로부터 출력되는 신호 Vu는 전송 선로(104)를 개재하여 드라이버 콤퍼레이터 회로(100)의 입출력단자(P1)에 입력된다. 드라이버 앰프(DRV2)에는 출력 저항 Ru가 마련된다. 전송 선로(104)의 특성 임피던스(Zo)는, 제 2 디바이스(102)의 출력 저항 Ru과 매칭되어 있다는 전제하에, 이하의 설명을 진행한다.

드라이버 콤퍼레이터 회로(100)는 전송 선로(104)가 접속되는 입출력단자(P1)를 구비한다. 또한, 드라이버 콤퍼레이터 회로(100)는 드라이버 앰프(DRV1), 부하 밸런서(LB1), 분압 회로(DIV1), 콤퍼레이터(CMP1)를 구비한다.

드라이버 앰프(DRV1)는 고속 전송에 적합한 CML(Current Mode Logic)형식의 드라이버이고, 제 1 전압원(VS1), 제 1 저항(R1), 제 2 저항(R2), 전류 스위치(10), 테일 전류원(12)을 구비한다.

제 1 전압원(VS1)은 제 1 전압 VH'를 생성한다. 제 1 전압 VH'는 전원 전압이어도 좋고, 기타 임의의 전압이어도 좋다.

제 1 저항(R1)은 고전위측의 일단(제 1 단자)에 제 1 전압 VH'가 인가되고, 저전위측의 타 단(제 2 단자)이 입출력단자(P1)와 접속된다. 제 2 저항(R2)은 고전위측의 일단(제 1 단자)에 제 1 전압 VH'가 인가된다. 제 1 저항(R1) 및 제 2 저항(R2)의 저항값은 동일하고, 이하, Ra'로 기재한다. 테일 전류원(12)은 소정의 테일 전류 Ia'를 생성한다. 전류 스위치(10)는 제 2 디바이스(102)에 송신해야 할 패턴 데이터 PAT를 수신하고, 그 값에 대응하여 제 1 저항(R1)의 제 2 단자와 제 2 저항(R2)의 제 2 단자 중의 어느 하나를 선택하여, 테일 전류원(12)과 결합한다.

드라이버 앰프(DRV1)에 있어서, PAT=1일 때, 제 2 저항(R2)측에 테일 전류 Ia'가 흐르기 때문에, 제 1 저항(R1)의 제 2 단자의 전압 Vdp는 하이 레벨에 대응하는 전압이 되고, PAT=0일 때, 제 1 저항(R1)측에 테일 전류 Ia'가 흐르기 때문에, 전압 Vdp는 로우 레벨에 대응하는 전압이 된다.

도 2의 (a), (b)는 도 1의 전류 스위치(10)의 구성예를 나타내는 회로도이다. 도 2(a), 도 2(b)의 전류 스위치(10a, 10b)는 각각 제 1 트랜지스터(Tr1), 제 2 트랜지스터(Tr2)를 포함한다. 도 2(a)의 트랜지스터(Tr1, Tr2)는 NPN형 바이폴러 트랜지스터이다. 제 1 트랜지스터(Tr1)의 제 1 단자(콜렉터)는 제 1 저항(R1)을 개재하여 제 1 전압 VH'에 풀업(pull-up) 된다. 제 2 트랜지스터(Tr2)의 제 1 단자(콜렉터)는 제 2 저항(R2)을 개재하여 제 1 전압 VH'에 풀업 된다. 제 1 트랜지스터(Tr1)와 제 2 트랜지스터(Tr2)의 제 2 단자(이미터)는, 공통으로 접속되어 테일 전류 Ia'를 공급하는 테일 전류원(12)과 접속된다. 제 1 트랜지스터(Tr1), 제 2 트랜지스터(Tr2)의 제어 단자(베이스)에는 패턴 데이터 PAT가 입력된다.

도 2(b)의 전류 스위치(10b)는 트랜지스터(Tr1, Tr2)를 N채널 MOSFET로 치환한 구성이고, 제 1 단자를 드레인, 제 2 단자를 소스, 제어 단자를 게이트로 보면 된다.

단, 전류 스위치(10)의 구성은 도 2의 (a), (b)에 나타내는 차동 트랜지스터 쌍에 한정되지 않고, 트랜지스터 이외의 스위칭 소자를 이용해도 좋다.

도 1로 되돌아간다. 분압 회로(DIV1)는 제 1 저항(R1)의 제 2 단자와 제 2 저항(R2)의 제 2 단자 사이에 차례로 직렬로 마련된 제 3 저항(R3) 및 제 4 저항(R4)을 포함한다. 분압 회로(DIV1)는 제 1 저항(R1)의 제 2 단자의 전압 Vdp와 제 2 저항(R2)의 제 2 단자 Vdn을 분압 한다. 제 3 저항(R3)과 제 4 저항(R4)의 저항값은 동일해도 좋다. 이하, 두 저항값을 Rb로 기재한다.

제 3 저항(R3), 제 4 저항(R4)의 저항값 Rb는 임의이어도 좋지만, 제 5 저항(R5)의 저항값 Ra에 비해 충분히 큰, 예를 들면 몇십 배(10배 ~ 100배) 정도의 큰 값으로 하는 것이 바람직하다. 이 경우, 분압 회로(DIV1)가, 드라이버 앰프(DRV1)가 출력 신호 Vdp에 미치는 영향을 억제할 수 있다.

한편, 제 3 저항(R3)과 제 4 저항(R4)은 콤퍼레이터(CMP1)의 입력 용량과 함께 저역 통과 필터(Low-pass Filter)를 구성하기 때문에, 저항값 Rb가 과대하면, 콤퍼레이터(CMP1)의 응답성을 악화시킨다.

현실적인 값을 예시하면, Ra=50Ω, Rb=1kΩ이어도 좋다.

부하 밸런서(LB1)는 제 1 저항(R1)의 제 2 단자에 접속되는 임피던스 성분을, 제 2 저항(R2)의 제 2 단자에 접속되는 임피던스 성분과 균일하게 하기 위하여 마련되어 있다. 구체적으로는, 부하 밸런서(LB1)는 제 2 전압원(VS2), 제 5 저항(R5)을 포함한다. 제 2 전압원(VS2)은 소정의 제 2 전압 VLB를 생성한다. 제 5 저항(R5)의 고전위측의 일단(제 1 단자)에는 제 2 전압 VLB가 인가되고, 저전위측의 타 단(제 2 단자)은 제 2 저항(R2)의 제 2 단자와 접속된다.

예를 들면, 제 2 전압 VLB는 임의의 고정 전압이어도 좋지만, 제 2 디바이스(102)가 출력하는 전압의 평균값 부근으로 하는 것이 바람직하다. 이 경우, 양호하게 드라이버 앰프(DRV1)의 차동 전압 성분 Vdp, Vdn을 균일하게 할 수 있다.

콤퍼레이터(CMP1)는 분압 회로(DIV1)의 출력 전압, 즉 제 3 저항(R3), 제 4 저항(R4)의 접속점의 전압 Vc를 소정의 제 1 임계값 전압 VOH'와 비교한다.

이상이 드라이버 콤퍼레이터 회로(100)의 기본적인 구성이다. 다음으로, 드라이버 콤퍼레이터 회로(100)의 동작을 설명한다.

제 1 저항(R1)의 제 2 단자의 전압 Vdp와 제 2 저항(R2)의 제 2 단자의 전압 Vdn은 패턴 데이터 PAT에 대응하여 역위상으로 천이한다. 분압 회로(DIV1)의 출력 전압 Vc에 주목하면, 전압 Vdp와 전압 Vdn을 분압한 전압이기 때문에, 패턴 데이터 PAT에 대응하여 변동하는 성분은 부분적으로, 또는 완전히 캔슬된다. 콤퍼레이터(CMP1)는 드라이버 앰프(DRV1)가 제 2 디바이스(102)에 대해 송신한 신호 성분의 영향으로부터 부분적으로 또는 완전히 자유인 상태에서, 제 2 디바이스(102)가 송신한 신호 성분을 임계값 전압 VOH'와 비교할 수 있다.

만약 부하 밸런서(LB1)가 없으면, 전압 Vdn의 진폭이 전압 Vdp의 진폭의 2배 정도가 되기 때문에, 분압 회로(DIV1)로 분압 하였다고 해도 드라이버 앰프(DRV1)가 송출하는 신호 성분을 캔슬할 수 없게 된다. 부하 밸런서(LB1)를 마련하는 것에 의해, 차동 전압 Vdp와 Vdn의 진폭을 균일하게 하는 것이 가능하게 된다.

도 1의 드라이버 콤퍼레이터 회로(100)의 장점은, 도 3의 드라이버 콤퍼레이터 회로(300)와의 구비에 의해 명확하게 된다. 도 3은 기본적인 드라이버 콤퍼레이터 회로(300)의 구성을 나타내는 회로도이다. 도 3의 드라이버 콤퍼레이터 회로(300)는 도 1의 드라이버 콤퍼레이터 회로(100)에서 분압 회로(DIV1) 및 부하 밸런서(LB1)를 생략한 구성으로 되어 있다.

도 3의 드라이버 콤퍼레이터 회로(300)의 작동에 대해 설명한다. 여기서는, 드라이버 콤퍼레이터 회로(300), 제 2 디바이스(102), 전송 선로(104)는 임피던스가 정합되어 있다는 것을 전제로 한다. 즉, Ra=Zo=Ru가 되는 식 (A)가 성립되어 있다.

도 3의 드라이버 콤퍼레이터 회로(300)에 있어서, 콤퍼레이터(CMP1)의 입력 전압 Vd는, 전송 선로(104)에 의한 지연 시간을 무시하면, 수학식 1에서의 식 (1a)로 주어진다. 식 (1a)에 식 (A)을 적용하면 수학식 1의 식 (1b)을 얻는다.

콤퍼레이터(CMP1)는 전압 Vd를 임계값 전압 VOH와 비교하여,

Vd>VOH 일 때, SH=로우 레벨;

Vd<VOH 일 때, SH=하이 레벨;

이 되는 판정 신호 SH를 생성한다. 식 (1b)로부터 명확한 바와 같이, 콤퍼레이터(CMP1)에 입력되는 전압 Vd은 드라이버가 출력하는 패턴 데이터 PAT와 제 2 디바이스(102)의 출력 전압 Vu의 합성이 된다.

이는, 제 2 디바이스(102)의 신호의 출력중에 있어서, 드라이버 앰프(DRV1)로부터 신호를 출력하면, 콤퍼레이터(CMP1)에 있어서의 하이 레벨과 로우 레벨의 판정 결과에 영향을 미치는 것을 의미한다.

한편, 도 1의 드라이버 콤퍼레이터 회로(100)에 의하면, 상세한 내용은 후술하는 바와 같이, 콤퍼레이터(CMP1)에 입력되는 전압 Vc에 주는 패턴 데이터 PAT의 영향을 줄이거나 없앨 수 있다.

이하, 드라이버 콤퍼레이터 회로(100)의 각 전압이나 저항값의 설계 수법에 대해 설명한다. 설계의 지침은 도 1의 드라이버 콤퍼레이터 회로(100)의 특성을 도 3의 드라이버 콤퍼레이터 회로(300)의 특성과 일치시키는 것이다.

(제 1 조건)

제 1 조건은 도 1의 드라이버 콤퍼레이터 회로(100)의 입출력단자(P1)로부터 그 내부를 본 임피던스(Z1)가, 도 3의 드라이버 콤퍼레이터 회로(300)의 입출력단자(P1)로부터 그 내부를 본 임피던스(Z2)와 동일해야 하는 것이다.

도 4의 (a), (b)는 각각, 도 3의 드라이버 콤퍼레이터 회로(300) 및 도 1의 드라이버 콤퍼레이터 회로(100)의 임피던스에 관련되는 회로 소자만을 취출한 회로도이다.

임피던스 Z1과 임피던스 Z2가 동일해지기 위해서는, Ra=Ra'//(2×Rb+Ra//Ra'가 되는 식 (2)가 성립되어야 한다. 여기서, "//"은 병렬 저항의 합성 저항값을 의미한다. 즉, "//"은 A//B=A×B/(A+B)가 되는 연산자로 볼 수 있다. 또한, 이 연산자에는 결합법칙 A//(B//C)=(A//B)//C가 성립된다.

식 (2)를 Ra'에 대해 풀이하면, 수학식 2에서의 식 (3)을 얻는다.

드라이버 콤퍼레이터 회로(300)의 제 1 저항(R1)의 저항값 Ra 및 드라이버 콤퍼레이터 회로(100)의 제 5 저항(R5)의 저항값 Ra은 모두 전송 선로(104)의 특성 임피던스와 동일해야 한다. 따라서, 분압 회로(DIV1)의 저항값 Rb가 결정되면, 제 1 저항(R1) 및 제 2 저항(R2)의 저항값 Ra'를 결정할 수 있다. 또는, Ra'를 먼저 정하고, 식 (3)을 만족하도록 Rb를 정해도 좋다.

식 (3)을 만족할 때, 드라이버 콤퍼레이터 회로(100), 제 2 디바이스(102), 전송 선로(104)의 임피던스 조정을 얻을 수 있고, 신호의 반사를 억제할 수 있다.

(제 2 조건)

제 2 조건은 도 3의 드라이버 콤퍼레이터 회로(300)의 입출력단자(P1)로부터 출력되는 신호 Vd의 전압 레벨이, 도 1의 드라이버 콤퍼레이터 회로(100)의 입출력단자(P1)로부터 출력되는 신호 Vdp의 전압 레벨과 동일해야 하는 것이다.

도 5의 (a), (b)는 각각, 도 3의 드라이버 콤퍼레이터 회로(300)의 전압 Vd 및 도 1의 드라이버 콤퍼레이터 회로(100)의 전압 Vdp에 관련되는 회로 소자만을 취출한 회로도이다. 도 5의 (a), (b)는 PAT=0인 상태를 나타낸다.

도 5(a)로부터 수학식 3에서의 식 (4)를 얻는다. 또한, 도 5(b)로부터 수학식 3에서의 식 (5)를 얻는다.

도 5(a)와 도 5(b)가 동일값이 되기 위해서는, Vd=Vdp가 성립하면 된다. 식 (5)를 이용하여 방정식을 세우면, 수학식 4에서의 식 (6)을 얻는다.

이어서, PAT=1인 경우를 생각한다. 도 6의 (a), (b)는 각각, 도 3의 드라이버 콤퍼레이터 회로(300)의 전압 Vd 및 도 1의 드라이버 콤퍼레이터 회로(100)의 전압 Vdp에 관련되는 회로 소자만을 취출한 회로도이다.

도 6(a)로부터 수학식 5에서의 식 (7)을 얻고, 도 6(b)로부터 수학식 5에서의 식 (8a), (8b)을 얻는다.

도 6(a)와 도 6(b)가 동일값이 되기 위해서는, Vd=Vdp가 성립하면 되고, 식 (7)과 식 (8)을 이용하여 방정식을 세우면, 수학식 6에서의 식 (9)를 얻는다.

식 (6) 및 식 (9)를 연립시켜 풀이하면, 수학식 7에서의 식 (10), (11)을 얻는다.

도 1의 드라이버 콤퍼레이터 회로(100)에 있어서, 제 1 전압 VH' 및 테일 전류 Ia'가 식 (10), (11)을 만족할 때, 도 1의 드라이버 콤퍼레이터 회로(100), 도 3의 드라이버 콤퍼레이터 회로(300)와 동일 진폭의 신호 Vdp를 발생시킬 수 있다. 즉, 제 2 디바이스(102)에서 보는 경우에, 드라이버 콤퍼레이터 회로(100)와 드라이버 콤퍼레이터 회로(300)는 동일한 것이 된다.

이어서, 콤퍼레이터(CMP1)의 입력 전압 Vc에 대해 검토한다. 도 7(a)는 제 2 디바이스(102)가 접속된 드라이버 콤퍼레이터 회로(100)의 일부를 나타내는 회로도이다. 도 7(b)는 도 7(a)의 드라이버 콤퍼레이터 회로(100')의 변형이다. 도 7(b)에 있어서, Ra=Ru로 하여 회로망을 풀이하면, 콤퍼레이터(CMP1)의 입력 전압 Vc는, 수학식 8에서의 식 (12)와 같이 구해진다.

식 (12)로 나타나는 전압 Vc에는 PAT의 항목이 포함되어 있지 않다. 즉, 드라이버 앰프(DRV1)의 출력 신호가, 콤퍼레이터(CMP1)에 있어서의 레벨 판정에 영향을 미치지 않음을 뒷받침한다.

식 (12) 중의 Vu를 VOH로 치환하면, 도 1에 있어서의 임계값 전압 VOH'를 수학식 9에서의 식 (13)과 같이 결정할 수 있다.

이 실시형태에 따른 드라이버 콤퍼레이터 회로(100)의 구성 및 동작을 설명했다. 상기 실시형태는 예시이며, 이의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하다는 것과, 또한 이러한 변형예도 본 발명의 범위에 포함되는 것은 당업자에게 있어서 명백하다. 이하, 이러한 변형예에 대해서 설명한다.

(제 1 변형예)

도 8은 제 1 변형예에 따른 드라이버 콤퍼레이터 회로(100a)의 구성을 나타내는 회로도이다. 이 변형예에 있어서, 제 2 전압 VLB는 제 1 전압 VH'와 마찬가지로, 제 1 저항(R1), 제 2 저항(R2), 제 3 저항(R3) 각각의 제 1 단자는 공통 전압원(VS1)으로부터 전압 VH'를 공급받는다. 이 변형예에 의하면, 제 2 전압원(VS2)을 생략할 수 있다.

또한, 이 변형예에 있어서, 각 파라미터가 만족해야할 관계식은, 상술한 도 1의 드라이버 콤퍼레이터 회로(100)에서 얻어진 관계식에, 속박 조건 VLB=VH'를 추가한 것이 된다.

(제 2 변형예)

도 9는 제 2 변형예에 따른 드라이버 콤퍼레이터 회로(100b)의 구성을 나타내는 회로도이다. 이 변형예에서는, 도 1의 드라이버 콤퍼레이터 회로(100)에 더하여, 콤퍼레이터(CMP1)의 입력 전압 Vc를 레벨 시프트하는 레벨 시프트 회로(LS1)가 마련되어 있다.

레벨 시프트 회로(LS1)는 제 6 저항(R6) 및 제 3 전압원(VS3)을 구비한다. 제 3 전압원(VS3)은 소정의 제 3 전압 Vcs를 생성한다. 제 6 저항(R6)의 일단(제 1 단자)은 제 3 저항(R3) 및 제 4 저항(R4)의 접속점(즉, 콤퍼레이터(CMP1)의 입력 단자)과 접속되고, 타 단(제 2 단자)에 제 3 전압 Vcs가 인가된다. 제 6 저항(R6)의 저항값을 Rc로 기재한다.

레벨 시프트 회로(LS1)에 의해, 콤퍼레이터(CMP1)의 입력 전압 Vc는 레벨 시프트된다. 허용 입력 전압범위가 좁은 콤퍼레이터(CMP1)를 이용하는 경우, 레벨 시프트 회로(LS1)를 마련하는 것에 의해, 콤퍼레이터(CMP1)의 입력 전압 Vc를 적절한 값으로 할 수 있다.

도 9의 변형예에 제 1 조건을 적용하면, 하기의 식 (14)를 얻는다.

[식 (14)]

Ra'//{(Ra'//Ra+Rb)//Rc+Rb)}=Ra

식 (14)를 Ra' 대해 풀이하면, 수학식 10에서의 식 (15)를 얻는다. 식 (15)가, 도 9의 드라이버 콤퍼레이터 회로(100b)에 있어서, 각 저항의 저항값이 만족해야할 관계식이다.

도 9의 변형예에 제 2 조건을 적용하면, 수학식 11에서의 식 (16), (17)을 얻는다.

이상의 식과, 식 (10), 식 (11)을 이용하면, VH' 및 Ia'를 구할 수 있다. 또한, 식 (12)를 이용하면, 수학식 14에서의 식 (18)을 얻는다.

식 (18)에 있어서, Vu를 VOH로 치환하면, 임계값 전압 VOH'을 얻는다.

(제 3 변형예)

도 10의 (a), (b)는 제 3 변형예에 따른 드라이버 콤퍼레이터 회로(100c)의 구성을 나타내는 회로도이다. 도 10(a)에 있어서, 제 1 전압원(VS1)과 제 1 저항(R1)을 포함하는 종단 회로(20a), 제 1 전압원(VS1)과 제 2 저항(R2)을 포함하는 종단 회로(20b) 및 부하 밸런서(LB1)의 종단 회로(20c) 중의 적어도 하나는 도 10(b)에 나타내는 종단 회로(20)의 구성을 구비하고 있다.

도 10(b)에 나타내는 바와 같이, 종단 회로(20)는 각각의 출력 단자가 공통으로 접속되어 있는 테브난 종단 회로(22)와, R-2R 종단 회로(24)를 포함한다.

종단 회로(20)는 (K+L)비트(K, L은 자연수)의 디지털의 제어 데이터 B에 대응하여 제어된다. 제어 데이터 B의 상위 K비트는 테브난 종단 회로(22)에 할당되고, 하위 L비트는 R-2R 종단 회로(24)에 할당된다. 도 10에서는, K=4, L=3인 경우가 도시되어 있다.

테브난 종단 회로(22)는, Σ_i=1: _K2ⁱ ^-1=2^K-1개의 병렬 접속된 버퍼 BUF 및 저항 R의 페어를 포함한다. Σ_i=1:K는 변수 i를 1에서 K까지 인크리먼트(increment)하면서 가산하는 것을 나타낸다. 버퍼와 저항의 페어는 K개로 그룹화되어 있고, 도일 그룹에 속하는 페어는 입력 단자와 출력 단자가 공통으로 접속되어 있다. 또한, i번째(1≤i≤K) 그룹은 2^i-1개의 페어를 포함하고, i번째 그룹에는 제어 데이터의 하위 제 (i+L)비트째의 B[i+L]가 입력된다. 모든 페어의 출력 단자는 공통으로 접속된다.

R-2R 종단 회로(24)는 (L+1)단(段)의 R-2R형 네트워크 및, 각 단의 저항 R의 일단에 전압을 부여하는 (L+1)개의 버퍼를 포함한다. 각 버퍼에는 출력 단자에 가까운 것으로부터 순서대로 제어 데이터 B의 하위 L비트가 할당되어 있고, 출력 단자로부터 가장 먼 버퍼에는 고정 전위(예를 들면, 접지 전위)가 입력되어 있다.

도 10의 변형예에 의하면, 제어 데이터의 각 비트 B[6:0]의 값에 대응하여, 도 1 등에 있어서의 제 1 전압 VH', 제 2 전압 LB, 도 9에 있어서의 제 3 전압 Vcs를 바람직하게 제어할 수 있다.

또한, 도 10의 변형예에 있어서, 테브난 종단 회로(22)의 출력 단자로부터 그 내부를 본 임피던스는 R/(2^K-1)이다. 또한, R-2R 종단 회로(24)의 출력 단자로부터 그 내부를 본 임피던스는 R이다.

종단 회로(20)의 출력 단자로부터 그 내부를 본 임피던스는 테브난 종단 회로(22)와 R-2R 종단 회로(24)의 합성으로 주어지고, R/2^K가 된다. 따라서, 이 합성 임피던스가 저항값 Ra', Ra 또는 Rc와 동일해지도록 저항R, R/2의 값을 결정하면 된다.

실시형태에 근거하여 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타내는 것에 지나지 않고, 실시형태에는, 청구 범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 다양한 변형예나 배치의 변경이 가능하다.

100, 300: 드라이버 콤퍼레이터 회로
102: 제 2 디바이스
104: 전송 선로
P1: 입출력단자
DRV1: 드라이버 앰프
CMP1: 콤퍼레이터
DIV1: 분압 회로
LB1: 부하 밸런서
10: 전류 스위치
12: 테일 전류원
VS1: 제 1 전압원
VS2: 제 2 전압원
VS3: 제 3 전압원
LS1: 레벨 시프트 회로
20: 종단 회로
22: 테브난 종단 회로
24: R-2R 종단 회로
R1: 제 1 저항
R2: 제 2 저항
R3: 제 3 저항
R4: 제 4 저항
R5: 제 5 저항
R6: 제 6 저항

Claims

통신 상대인 디바이스와의 사이에서 전송 선로를 개재하여 신호를 쌍방향 전송하는 드라이버 콤퍼레이터 회로에 있어서;
상기 전송 선로에 접속되는 입출력단자와;
제 1 단자에 제 1 전압이 인가되고, 제 2 단자가 상기 입출력단자와 접속된 제 1 저항과;
제 1 단자에 상기 제 1 전압이 인가된 제 2 저항과;
소정의 테일 전류를 생성하는 테일 전류원과;
상기 통신 상대인 디바이스에 송신해야 할 데이터를 수신하고, 그 값에 대응하여 상기 제 1 저항의 제 2 단자와 상기 제 2 저항의 제 2 단자 중의 어느 하나를 선택하여, 상기 테일 전류원과 결합하는 전류 스위치와;
상기 제 1 저항의 제 2 단자와 상기 제 2 저항의 제 2 단자 사이에 차례로 직렬로 마련된 제 3 저항 및 제 4 저항을 포함하는 분압 회로와;
제 1 단자에 제 2 전압이 인가되고, 제 2 단자가 상기 제 2 저항의 제 2 단자와 접속된 제 5 저항을 포함하는 부하 밸런서와;
상기 제 3, 제 4 저항의 접속점의 전위를, 소정의 제 1 임계값 전압과 비교하는 콤퍼레이터;를 구비하는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
제 1항에 있어서,
상기 제 1, 제 2 저항의 저항값 Ra', 제 3, 제 4 저항의 저항값 Rb, 제 5 저항의 저항값 Ra는 하기의 식 (1)을 만족하는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
[식 (1)]
제 1항 또는 제 2항에 있어서,
상기 제 1 전압, 제 2 전압은 동일하고, 상기 제 1, 제 2, 제 3 저항 각각의 제 1 단자는 공통 전압원으로부터 전압을 공급받는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
제 1항 또는 제 2항에 있어서,
상기 제 2 전압은 상기 통신 상대인 디바이스가 출력하는 전압의 평균값인 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
제 1항에 있어서,
제 1 단자가 상기 제 3, 제 4 저항의 접속점과 접속되고, 제 2 단자에 소정의 제 3 전압이 인가된 제 6 저항을 더 구비하는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
제 5항에 있어서,
상기 제 1, 제 2 저항의 저항값 Ra', 제 3, 제 4 저항의 저항값 Rb, 제 5 저항의 저항값 Ra, 상기 제 6 저항의 저항값 Rc는 하기의 식 (2)를 만족하는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
[식 (2)]
제 1항에 있어서,
상기 제 1, 제 2, 제 3 저항 중의 적어도 하나는, 각각의 출력 단자가 공통으로 접속된 테브난 종단 회로와 R-2R형 저항 네트워크를 포함하는 R-2R 종단 회로로 치환되어 있는 것을 특징으로 하는 드라이버 콤퍼레이터 회로.
피시험 디바이스와의 사이에 전송 선로를 개재하여 신호를 쌍방향 전송하고, 상기 피시험 디바이스를 검사하는 시험 장치에 있어서,
상기 피시험 디바이스를 통신 상대로 하는 청구항 1 또는 청구항 2에 기재된 드라이버 콤퍼레이터 회로를 구비하는 것을 특징으로 하는 시험 장치.