JP6464638B2 - 送信回路および半導体集積回路 - Google Patents
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Description
A=VDD×50Ω×tc/RLSB=VDD×tc/(tc+ka) ・・・(1)
ここで、tcは10進数で表現された抵抗値設定コードTCの値である。出力抵抗35、45の抵抗値は、tcに対して反比例する。RLSBは、出力抵抗35、45を構成する可変抵抗回路における抵抗素子80〜84(図9参照)のうち、最小の抵抗値を有する抵抗素子84の抵抗値であり、PVTによって±20%程度変動する。kaは、PVTによって変動しない定数である。ここで、高電位側抵抗37H、47Hおよび低電位側抵抗37L、47Lの抵抗値をRaとした場合に下記の(2)式が成立するものとする。
Ra=(2/ka)×RLSB ・・・(2)
また、SSTドライバ30、40の出力インピーダンスおよび受信回路17Aの入力抵抗51、52は、それぞれ、50Ωに調整されるものとする。
A=VDD×tc/(tc+ka)+IO×100Ω×tcx ・・・ (3)
ここで、I0は、高電位側電流源38H、48Hおよび低電位側電流源38L、48Lを構成するP−MOSトランジスタ60〜64(図11参照)のうち、ゲート幅の最も小さいP−MOSトランジスタ60から出力される電流の値である。tcxは10進数で表現された反転コードTCXの値である。
Gt=1/Rt ・・・(4)
Ga=1/Ra ・・・(5)
G50=20mS ・・・(6)
VO1=VDD(Gt+Ga)/(Gt+2Ga+G50) ・・・(7)
VO2=VDD×G50/{2×(Gt+2Ga+G50)} ・・・(8)
VO3=Is(Gt+2Ga+G50) ・・・(9)
VO=VO1+VO2+VO3=VDD/2+VDD/2×Gt/(Gt+2Ga+G50)+Is(Gt+2Ga+G50) ・・・(10)
出力インピーダンスが50Ωに調整されると仮定すると、下記の(11)式が成立する。
Gt+2Ga=G50=20mS ・・・(11)
この場合、(10)式から下記の(12)式が導かれる。
VO-VDD/2=VDD/4×Gt/20mS+Is×25Ω ・・・(12)
A=4×(VO-VDD/2)=VDD×Gt/20mS+Is×100Ω ・・・(13)
Gt=1/Rt=tc/RLSB ・・・(14)
Ga=1/Ra=1/{(2/Ka)×RLSB} ・・・(15)
(11)式、(14)式および(15)式に基づいて(13)式を変形すると、下記の(16)式が導かれる。
A=VDD×tc/(tc+ka)+Is×100Ω ・・・(16)
(16)式は、(3)式と一致する。
Is=-tc/(tc+ka)×IO+C ・・・(17)
ここでCは定数である。高電位側電流源38H、48Hおよび低電位側電流源38L、48Lの出力電流の大きさを、(17)式に従って設定することで、出力振幅の変動を完全に補償することができる。
入力コードに応じた抵抗値に設定される出力抵抗を有し、入力信号に応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第1の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第1の電圧より低い第2の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含む
送信回路。
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定される
付記1に記載の送信回路。
前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
付記1または付記2に記載の送信回路。
正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
付記3に記載の送信回路。
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
付記1から付記4のいずれか1つに記載の送信回路。
前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
付記1から付記5のいずれか1項に記載の送信回路。
前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む付記6に記載の送信回路。
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタを含む
付記1から付記7のいずれか1つに記載の送信回路。
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタと、前記一対のトランジスタに接続された単位出力抵抗と、を各々が有する複数のドライバユニットを含み、
前記複数のドライバユニットのうち、相互に並列接続されるドライバユニットの数が前記入力コードに応じて設定される
付記1から付記8のいずれか1つに記載の送信回路。
前記コード生成回路は、
前記出力抵抗の複製を含み、入力コードに応じた抵抗値に設定される複製抵抗と、
所定の抵抗値を有する基準抵抗と、
前記複製抵抗の抵抗値が前記基準抵抗の抵抗値に近似する入力コードを探索する探索部と、
を含む付記7に記載の送信回路。
処理を実行し、前記処理の結果をパラレルデータとして出力する処理回路と、
前記処理回路から出力されたパラレルデータをシリアルデータに変換して出力する変換回路と、
前記変換回路から出力されたシリアルデータに応じた出力信号を外部に送信する送信回路と、
を含む半導体集積回路であって、
前記送信回路は、
入力コードに応じた抵抗値に設定される出力抵抗を有し、前記シリアルデータに応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第1の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第1の電圧よりも低い第2の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含む
半導体集積回路。
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定される
付記11に記載の半導体集積回路。
前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
付記11または付記12に記載の半導体集積回路。
正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
付記13に記載の半導体集積回路。
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
付記11から付記14のいずれか1つに記載の半導体集積回路。
前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
付記11から付記15のいずれか1つに記載の半導体集積回路。
前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む付記16に記載の半導体集積回路。
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタを含む
付記11から付記17のいずれか1つに記載の半導体集積回路。
前記ドライバは、前記高電位ラインと前記低電位ラインとの間に設けられ、相補的にオンオフする直列接続された一対のトランジスタと、前記一対のトランジスタに接続された単位出力抵抗と、を各々が有する複数のドライバユニットを含み、
前記複数のドライバユニットのうち、相互に並列接続されるドライバユニットの数が前記入力コードに応じて設定される
付記11から付記18のいずれか1つに記載の半導体集積回路。
前記コード生成回路は、
前記出力抵抗の複製を含み、入力コードに応じた抵抗値に設定される複製抵抗と、
所定の抵抗値を有する基準抵抗と、
前記複製抵抗の抵抗値が前記基準抵抗の抵抗値に近似する入力コードを探索する探索部と、
を含む付記17に記載の半導体集積回路。
11 演算処理回路
13 パラレル−シリアル変換回路
14 送信回路
30、40 SSTドライバ
31、41 入力端子
32、42 出力端子
35、45 出力抵抗
37H、47H 高電位側抵抗
37L、47L 低電位側抵抗
38H、48H 高電位側電流源
38L、48L 低電位側電流源
39H、49H 高電位側電流源
39L、49L 低電位側電流源
100、100A、100B ドライバユニット
200 コード生成回路
210 反転コード生成回路
Claims (6)
- 入力コードに応じた抵抗値に設定される出力抵抗を有し、入力信号に応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第1の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第1の電圧より低い第2の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含み、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定され、
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
送信回路。 - 前記ドライバ、前記高電位側抵抗、前記低電位側抵抗、前記高電位側電流源、前記低電位側電流源、前記高電位側スイッチおよび前記低電位側スイッチを、差動伝送線路における正相側と逆相側にそれぞれ有する
請求項1に記載の送信回路。 - 正相側の前記ドライバがハイレベルの出力信号を出力し、逆相側の前記ドライバがローレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオン状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオフ状態となり、
正相側の前記ドライバがローレベルの出力信号を出力し、逆相側の前記ドライバがハイレベルの出力信号を出力する場合に、正相側の前記高電位側スイッチおよび逆相側の前記低電位側スイッチがオフ状態となり、正相側の前記低電位側スイッチおよび逆相側の前記高電位側スイッチがオン状態となる
請求項2に記載の送信回路。 - 前記出力抵抗の抵抗値は、前記入力コードの値に対して反比例し、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードの値を反転させた反転コードの値に比例する
請求項1から請求項3のいずれか1項に記載の送信回路。 - 前記入力コードを生成するコード生成回路と、
前記反転コードを生成する反転コード生成回路と、
を更に含む請求項4に記載の送信回路。 - 処理を実行し、前記処理の結果をパラレルデータとして出力する処理回路と、
前記処理回路から出力されたパラレルデータをシリアルデータに変換して出力する変換回路と、
前記変換回路から出力されたシリアルデータに応じた出力信号を外部に送信する送信回路と、を含む集積回路であって、
前記送信回路は、
入力コードに応じた抵抗値に設定される出力抵抗を有し、前記シリアルデータに応じた出力信号を出力端子に出力するドライバと、
前記出力端子と第1の電圧が供給される高電位ラインとの間に設けられた高電位側抵抗と、
前記出力端子と前記第1の電圧よりも低い第2の電圧が供給される低電位ラインとの間に設けられた低電位側抵抗と、
前記出力端子と前記高電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記高電位ラインから前記出力端子に向かう電流を出力する高電位側電流源と、
前記出力端子と前記低電位ラインとの間に設けられ、前記入力コードに応じた電流値に設定され且つ前記出力端子から前記低電位ラインに向かう電流を出力する低電位側電流源と、
前記出力端子と前記高電位ラインとの間に設けられ、前記高電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する高電位側スイッチと、
前記出力端子と前記低電位ラインとの間に設けられ、前記低電位側電流源から出力される電流を、オン状態となったときに通過させ、オフ状態となったときに遮断する低電位側スイッチと、を含み、
前記高電位側電流源および前記低電位側電流源の電流値は、前記入力コードに応じて設定される前記出力抵抗の抵抗値が大きくなる程大きくなるように設定され、
前記入力コードの値は、前記出力抵抗、前記高電位側抵抗および前記低電位側抵抗を合成した合成抵抗の抵抗値が所定値となるように設定される
半導体集積回路。
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