JP3577541B2 - 受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、受信回路に係り、特に、デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ（Ｒ））トランシーバに用いる受信回路に関する。
【０００２】
【従来の技術】
デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ（Ｒ））トランシーバの受信回路は、シリアルバス上の一対の受信信号（バスＣＡＮＨおよびＣＡＮＬ端の受信信号）をディジタル信号に変換（再生）するために、抵抗網とコンパレータが使用される。この方法は、ＣＡＮＨおよびＣＡＮＬ端の受信信号を抵抗網で分圧し、信号が減衰した後、コンパレータで比較するため、抵抗網を介した後の内部電圧振幅が数１０ｍＶ〜数１００ｍＶと小さくなる。内部電圧振幅が数１０ｍＶ程度の微小な場合には、ＭＯＳコンパレータなどの入力感度は高々±１００ｍＶ程度であるので、扱う内部電圧振幅が小さい場合には信号比較が難しい。また、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバのバス状態がリセッシブ信号状態（ディジタル信号の“１”に相当）の時に、ＣＡＮＨとＣＡＮＬ間の差電圧（ＣＡＮＨ−ＣＡＮＬ）がほぼゼロになるため、コンパレータの出力整定時間が長くかかる（仕様の８０ｎｓ以上）という問題がある。
【０００３】
【発明が解決しようとする課題】
上記の問題を解決するには、コンパレータの前に交流アンプを設ける方法がある。この方法は、信号を増幅でき、かつ、この信号を任意の動作点に設定できるので、次段のコンパレータとの電気的結合に優れる。しかしながら、従来の交流アンプは、歪のない方形波パルスを伝達するために数１０００ｐＦ以上の大きな容量の交流結合用コンデンサを必要とし、コンデンサのＬＳＩチップ内蔵が難しかった。
【０００４】
本発明の課題は、交流結合用コンデンサが小容量で済み、かつ、任意の動作レベルでエッジ情報が得られる交流結合型の受信回路を提供し、交流結合用コンデンサのチップへの内蔵化を図り、１チップＬＳＩを実現することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、シリアルバス上の一対の受信信号をそれぞれ分圧する一対の抵抗網と、該一対の抵抗網の出力信号からそれぞれエッジ情報を生成する一対の交流結合回路と、該一対の交流結合回路の対の出力信号を用いて比較して一方では立上りエッジを検出し、他方では立下りエッジを検出する一対のコンパレータと、該一対のコンパレータの一方の出力をセット入力信号とし、他方の出力をリセット入力信号とし、シリアルバス上の一対の受信信号に対応したディジタル信号を再生するＲＳ形フリップフロップを具備し、交流結合回路を、互いに逆極性に並列接続したダイオード対で帰還した第一のＣＭＯＳインバータと、該インバータの入力端に接続した第一のコンデンサとからなる交流増幅回路、および、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路によって構成する。
【０００６】
本発明では、第一のＣＭＯＳインバータは、このインバータの入力端が第一のコンデンサに交流結合され、帰還路のダイオードの非線形抵抗でインバータのロジックスレショーホルド電圧ＶＴＬを常に動作の中心にバイアスされるので、インバータの出力はダイオードの順方向効果電圧｜ＶＤ｜にクランプ（増幅）される。いわゆるリミッタアンプ（本発明では、交流増幅回路と称する。）として働く。また、第二のＣＭＯＳインバータは、このインバータの入力端が第二のコンデンサに交流結合され、帰還路の低抵抗で常に動作の中心にバイアスされる微分アンプ（微分回路）として働く。そのため、第一のＣＭＯＳインバータによる交流増幅回路では、受信回路の抵抗網を介した内部電圧振幅がＣＭＯＳインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心にダイオードの順方向降下電圧｜ＶＤ｜に増幅（クランプ）された後、第二のＣＭＯＳインバータによる微分回路を用いて、微分パルス（エッジ情報）の振幅をコンパレータの入力感度と同等もしくはそれ以上の電圧振幅として得ることができる。
これにより、交流増幅回路では、ダイオードの非線形抵抗の高抵抗（１０の１２乗〜１０の１５乗Ω程度）の部分が使用できるので、コンデンサ値が小容量（０．１ｐＦ〜数１０ｐＦ）でも高速かつ安定動作の交流増幅回路が実現できる。また、微分回路も交流増幅回路と同様に小容量のコンデンサが使用できるので、急峻な微分パルスが得られる微分アンプが実現できる。したがって、交流結合故に、信号の増幅とその動作点（インバータのロジックスレショーホルド電圧ＶＴＬ）とがコンパレータの入力動作範囲に適合でき、かつ、小容量のコンデンサによって交流増幅回路と微分回路が実現できるので、コンデンサのＬＳＩチップ内蔵が可能になり、１チップＬＳＩが達成できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の受信回路の一実施形態を示す。図１において、ＣＡＮＨ，ＣＡＮＬはＤｅｖｉｃｅＮｅｔ（Ｒ）物理層のシリアルバスの一対の送受信端子である。一対の送受信端子ＣＡＮＨとＣＡＮＬには、抵抗Ｒ１〜Ｒ３からなる抵抗網１０ａと抵抗Ｒ４〜Ｒ６からなる抵抗網１０ｂを接続する。そして、一方の抵抗網１０ａの出力には、互いに逆極性に並列接続したダイオード対Ｄ１，Ｄ２で帰還したＣＭＯＳインバータＩＮＶ１と、インバータＩＮＶ１の入力端に接続したコンデンサＣ１とからなる交流増幅回路２０ａを介して抵抗Ｒ７で帰還したＣＭＯＳインバータＩＮＶ３と、インバータＩＮＶ３の入力端に接続したコンデンサＣ３とからなる微分回路３０ａを接続し、もう一方の抵抗網１０ｂの出力には、互いに逆極性に並列接続したダイオード対Ｄ３，Ｄ４で帰還したＣＭＯＳインバータＩＮＶ２と、インバータＩＮＶ２の入力端に接続したコンデンサＣ２とからなる交流増幅回路２０ｂを介して抵抗Ｒ８で帰還したＣＭＯＳインバータＩＮＶ４と、インバータＩＮＶ４の入力端に接続したコンデンサＣ４とからなる微分回路３０ｂを接続する。さらに、微分回路３０ａ，３０ｂの出力は、コンパレータＣＰ１，ＣＰ２の＋／−端に図示のように入力する。このコンパレータＣＰ１，ＣＰ２の出力は、ＮＡＮＤ回路ＮＡ１，ＮＡ２からなるＲＳ形フリップフロップＦＦの入力に図示のように接続し、出力端子ＱにはフリップフロップＦＦの出力を接続する。
図１において、交流結合回路は、一対の抵抗網１０ａ，１０ｂと一対のコンパレータＣＰ１，ＣＰ２の間にあり、一対の交流増幅回路２０ａ，２０ｂと一対の微分回路３０ａ，３０ｂの部分に相当する。
【０００８】
図２の動作波形を用いて、図１の回路の動作を説明する。一対の送受信端子ＣＡＮＨ，ＣＡＮＬに図２のような信号電圧（ディジタル信号が”１”の場合はリセッシブ状態、ディジタル信号が”０”の場合はドミナント状態）が印加されると、抵抗網１０ａ，１０ｂの出力には、Ｖ１，Ｖ２なる電圧が分圧出力として得られる。次いで、Ｖ１，Ｖ２なる分圧出力電圧は、交流増幅回路２０ａ，２０ｂでインバータＩＮＶ１（または、ＩＮＶ２）のロジックスレショーホルド電圧ＶＴＬを中心にダイオードＤ１，Ｄ２（または、Ｄ３，Ｄ４）の順方向降下電圧｜ＶＤ｜なる電圧Ｖ３，Ｖ４に増幅（クランプ）した後、この増幅電圧Ｖ３，Ｖ４は微分回路３０ａ，３０ｂを用いて微分パルス信号Ｖ５，Ｖ６に変換される。この微分パルス信号Ｖ５，Ｖ６は、一対のコンパレータＣＰ１，ＣＰ２によって受信信号のエッジ情報を検出（生成）する。すなわち、コンパレータＣＰ１では信号の立上りのエッジ情報を、コンパレータＣＰ２では信号の立下りのエッジ情報を検出する。このとき、フリップフロップＦＦの入力信号としてコンパレータＣＰ１の出力をセット信号Ｓとし、コンパレータＣＰ２の出力をリセット信号Ｒとして用いると、フリップフロップＦＦの出力には、ＣＡＮＨの信号に対応したディジタル出力信号Ｑが再生される。
この一連の動作において、ディジタル出力信号ＱとしてＣＡＮＨ，ＣＡＮＬ端の受信信号は、図３に示す最大，最小の電圧波形に対しても確実に再生される。なお、ＣＡＮＬと同位相の信号をディジタル出力信号として取り出す場合は、フリップフロップＦＦのもう一方の出力を用いればよい。
【０００９】
本実施形態では、抵抗網で分圧された電圧の振幅をコンパレータの比較可能な電圧振幅に増幅し、抵抗網の出力電圧の動作点をコンパレータの動作点に適合させて、さらにエッジ情報を生成するために、交流結合回路として交流増幅回路と微分回路を用いる。
以下、交流増幅回路と微分回路の構成及び動作を具体的に説明する。まず、交流増幅回路について説明する。交流増幅回路２０ａ，２０ｂのうち、一方の交流増幅回路２０ａをＭＯＳトランジスタのシンボルで表して示すと、図４ような回路となる。図４において、ＭＯＳトランジスタＱ１，Ｑ２からなるインバータＩＮＶ１は、ＭＯＳトランジスタのゲート酸化膜厚を用いたコンデンサＣ１で交流結合され、インバータＩＮＶ１の入出力間を互いに並列接続したＭＯＳダイオードＤ１，Ｄ２の非線形抵抗で帰還される。このため、インバータＩＮＶ１は、常に動作の中心がインバータＩＮＶ１のロジックスレショーホルド電圧ＶＴＬに高速かつ安定にバイアスされ、入力信号をダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜に増幅（クランプ）する、いわゆるリミッタアンプとして動作する。
この高速かつ安定にバイアスされる理由は、ダイオードＤ１，Ｄ２による非線形抵抗を用いたことに起因する。すなわち、ダイオードＤ１，Ｄ２を互いに逆極性に並列接続した場合の入出力特性は、図５のようになるため、インバータＩＮＶ１の入出力間の電位がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より大きい場合には、インバータＩＮＶ１は図５のｂの部分の低い抵抗値で帰還がかかるので、小さな閉ループ利得で高速動作となり、また、インバータＩＮＶ１の入出力間の電位がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より小さくなった場合には、図５のａの部分の高い抵抗値で帰還がかかるので、大きな閉ループ利得でかつ安定に動作する。
この結果、入力変化に対してインバータＩＮＶ１の出力は、閉ループ利得倍に増幅され、ダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜なる値にクランプされる。通常、図５のａの部分の抵抗は、ダイオードＤ１，Ｄ２がＭＯＳダイオードの場合では１０の１２乗〜１０の１５乗Ω程度であるから、０．１ｐＦ〜数１０ｐＦの小容量のコンデンサを用いてもディスクリート部品で構成したときと同等の帯域特性が得られる。また、本回路は交流結合方式であるので、入力側信号の動作点が電源電圧範囲内にあれば、その出力はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心として発生することができる。
なお、インバータのロジックスレショーホルド電圧ＶＴＬは、インバータのＰＭＯＳ，ＮＭＯＳの素子寸法を変えることにより、任意の値に設定できる。
【００１０】
次に、微分回路３０ａ，３０ｂは共に同じ回路であるので、代表して一方の微分回路３０ａを説明する。微分回路３０ａでは、コンデンサＣ３として交流増幅回路に用いたＭＯＳトランジスタのゲート酸化膜圧のコンデンサと同様の０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデンサと抵抗Ｒ７として数ｋ〜数１０ｋΩの抵抗値を用いるとすると、ＣＲ時定数は０．１ｎｓ〜１００ｎｓオーダのものが得られ、この微分回路で急峻な微分パルス信号を生成することができる。また、コンデンサとしては、上述のＭＯＳ容量の代りに、層間容量や特開平１１−１３６２９３号公報に記載のモノリシック絶縁カプラ容量などが使用できる。微分回路も交流結合方式であるので、入力側信号の動作点が電源電圧範囲内にあれば、交流増幅回路と同様にその出力はインバータのロジックスレショーボルド電圧ＶＴＬを動作の中心として発生することができる。
【００１１】
このような構成、動作において、交流結合として０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデンサを用いて交流増幅回路や微分回路が実現できるので、交流結合用コンデンサを含めてＬＳＩチップに内蔵でき、１チップ化が可能になる。このため、外付コンデンサが不要になるので、部品点数が削減でき、装置の小形化、低コスト化が図れる。
また、交流結合であるので、ＣＡＮＨ，ＣＡＮＬ端の電圧差がほぼゼロになるリセッシブ信号受信時には、抵抗網を介した内部受信電圧はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心とした二相の交流波形（図２のＶ３，Ｖ４に相当する波形）となるため、コンパレータの比較動作レベルに適合した十分な差動信号を得ることができ、コンパレータの高速電圧比較が達成でき、リセッシブ信号受信時の応答速度の低下を解消することができる。
また、交流結合であるので、受信信号の電圧動作レベル、すなわち、抵抗網を介した内部電圧振幅が電源電圧範囲内にあれば、どこにあってもコンパレータの動作レベルにインバータのロジックスレショーホルド電圧ＶＴＬを常に安定に設定できる（適合性がよい）ので、コンパレータは常に正常な比較動作が確保できる。そのため、本実施形態では、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路ばかりでなく、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ），ＳＤＳ（Ｓｍａｒｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｙｓｔｅｍ），ＰＲＯＦＩＢＵＳなどの他のフィールドネットワーク用トランシーバにも適用でき、広い応用範囲が期待できる。
また、急峻なエッジ信号（微分パルス信号）を用いているので、同相成分のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
【００１２】
次に、図１に使用する交流結合回路の種々の他の実施形態を示す。
図６は、図１の交流増幅回路と微分回路の順番を逆にした交流結合回路である。微分回路も交流増幅回路と同様に交流結合型であるので、ＣＭＯＳインバータのロジックスレショーホルド電圧ＶＴＬを中心に微分パルスが生成された後に、交流増幅回路でパルスの増幅（クランプ）を行う。この場合も抵抗網によって分圧出力される電圧の振幅および動作点はインバータのロジックスレショーホルド電圧ＶＴＬに動作の中心をシフトできるので、この交流結合回路でもコンパレータの入力動作範囲に適合することができ、図１の交流結合回路と同様の効果が得られる。
【００１３】
図７は、図６の交流増幅回路の代わりに直流増幅回路を用いた交流結合回路である。直流増幅回路は、抵抗Ｒ１０で帰還したＣＭＯＳインバータＩＮＶ５と、インバータＩＮＶ５の入力端に接続した抵抗Ｒ９、および抵抗Ｒ１２で帰還したＣＭＯＳインバータＩＮＶ６と、インバータＩＮＶ６の入力端に接続した抵抗Ｒ１１からなる。
この交流結合は、抵抗網によって分圧出力される電圧を微分回路によって微分した後に、その微分パルスを直流増幅回路で増幅するため、直流増幅回路に用いたインバータのロジックスレショーホルド電圧ＶＴＬを中心とした増幅になり、図６の交流結合回路と同様の効果が得られる。
【００１４】
図８は、図７の直流増幅回路の代わりにＣＭＯＳインバータＩＮＶ７，ＩＮＶ８を用いた交流結合回路である。図７の実施形態と異なる点は、交流結合は微分回路で行うが、微分パルスを生成した後に、インバータＩＮＶ７，ＩＮＶ８によってそのパルス信号を電源電圧までフル振幅させることにある。この実施形態は、図７の実施形態よりも大振幅のパルスが得られ、コンパレータとの適合性がさらに十分増大するほかは、図７の交流結合回路と同様の効果が得られる。
【００１５】
図９は、交流結合回路を微分回路のみで実現する。微分回路単独でコンパレータの動作に必要な十分なパルス振幅が得られる場合に適用可能である。
【００１６】
図１０は、交流結合回路を交流増幅回路のみで実現する。ＣＡＮＨ，ＣＡＮＬの受信信号を交流増幅回路によって増幅したとき、その信号にエッジ情報を有している場合に適用可能である。
【００１７】
図１１は、図１の受信回路の他の実施形態を示す。図１１において、図１と異なる点は、一対のコンパレータの出力とフリップフロップの間にインバータＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１とＩＮＶ１２をそれぞれ従属接続して用いたことにある。その理由は、通常、コンパレータＣＰ１，ＣＰ２は、図１２に示す差動回路を使用するため、コンパレータＣＰ１，ＣＰ２の出力が接地電位側に十分にスイングしない場合に、コンパレータの出力とインバータＩＮＶ９，ＩＮＶ１１のロジックスレショーホルド電圧ＶＴＬとの動作の中心が合わずに論理に誤動作を生じる。このため、インバータＩＮＶ９，ＩＮＶ１１のロジックスレショーホルド電圧ＶＴＬをコンパレータの出力電圧の動作の中心電圧に設定して、論理“１”，“０”の判別を常に確実に実行するようにしたこと、さらにこれに続くインバータＩＮＶ１０，ＩＮＶ１２によってフリップフロップＦＦに印加する信号の論理極性を合わせることを行っている。
ここで、図１２に示す差動回路は、ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４および定電流源Ｉｃからなり、入力電圧Ｖ（＋），Ｖ（−）から出力電圧Ｖｏｃｐを得る。
なお、一対のコンパレータの出力とフリップフロップの間にインバータＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１とＩＮＶ１２をそれぞれ従属接続して用いることは、図１の受信回路に限らず、図６〜図１０の受信回路についても同様に可能である。
【００１８】
図１３に、以上で述べた受信回路を適用したＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロック図を示す。図１３において、端子ＣＡＮＨ，ＣＡＮＬに接続されるバスを駆動するのに、例えばＭＯＳトランジスタＱ３、ダイオードＤ５、抵抗Ｒ１３で構成される電源側駆動回路と、ＭＯＳトランジスタＱ４、ダイオードＤ６、抵抗Ｒ１４で構成される接地側駆動回路があり、ＭＯＳトランジスタＱ３とＱ４のゲート電極は、コンプリメンタリー信号で駆動する送信回路ＤＲＩＶＥＲが接地され、送信回路ＤＲＩＶＥＲの入力側には上位コントローラ（図示せず）から送信データが送信データ入力端子Ｔｘに接続される。また、端子ＣＡＮＨ，ＣＡＮＬはバス側のデータを受信する受信回路ＲＥＣＥＩＶＥＲを介して受信データ出力端子Ｒｘに接続され、上位コントローラに受信データを伝送する。
【００１９】
次に、図１３の動作を説明する。まず、送信動作について述べる。上記コントローラからのディジタル信号”１”，”０”が送信データ入力端子Ｔｘに与えられると、この信号は送信回路ＤＲＩＶＥＲによりコンプリメンタリー信号に変換され、ＭＯＳトランジスタＱ３，Ｑ４のゲートを駆動する。したがって、ディジタル信号が”１”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオフ動作のリセッシブ状態、ディジタル信号が”０”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオン動作のドミナント状態となる。このため、リセッシブ状態ではバスＣＡＮＨ，ＣＡＮＬの電圧レベルは、受信回路ＲＥＣＥＩＶＥＲ内の抵抗網で決まる分圧電圧値になり、通常はいずれもＶｃｃ／２で、その差電圧（ＣＡＮＨ−ＣＡＮＬ）はほぼ０である。また、ドミナント状態は、ＭＯＳトランジスタＱ３，Ｑ４がともオンするため、バスＣＡＮＨ−ＣＡＮＬ間、すなわちバスに接続された終端抵抗ＲＴ（図１３には図示せず）の両端には通常２Ｖの差電圧が発生する。このようにして、上位コントローラからのディジタル信号”１”，”０”はバス上に送信される。
次に、受信動作について述べる。バス上のリセッシブ／ドミナント状態の信号は、これまでに説明したように受信回路ＲＥＣＥＩＶＥＲにより受信され、ディジタル信号”１”／”０”に変換されて受信データ出力端子Ｒｘを介して上位コントローラに伝送される。
【００２０】
【発明の効果】
以上説明したように、本発明によれば、交流結合用として小容量のコンデンサを用いることができるので、交流結合用コンデンサをＬＳＩチップに内蔵した交流結合回路や微分回路が実現でき、１チップ化が可能になる。このため、外付コンデンサが不要になるので、部品点数が削減でき、装置の小形化、低コスト化が図れる。
また、本発明の受信回路は、交流結合であるので、一対の送受信端子ＣＡＮＨ，ＣＡＮＬの電圧差がほぼゼロになるリセッシブ信号受信時には、抵抗網を介した内部受信電圧はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心とした二相の交流波形が得られるので、コンパレータの高速電圧比較が達成でき、リセッシブ信号受信時の応答速度の低下が解消できる。
また、本発明の交流結合は、受信信号の動作レベルおよび受信信号振幅に依存しない方式であり、コンパレータの動作レベルにインバータのロジックスレショーホルド電圧ＶＴＬを常に安定に設定できるので、コンパレータとは適合性がよく、そのため、本発明の受信回路は、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路に限らず、ＣＡＮ，ＳＤＳ，ＰＲＯＦＩＢＵＳなどの他のフィールドネットワーク用トランシーバにも適用でき、広い応用範囲が期待できる。
また、急峻なエッジ信号（微分パルス信号）を用いているので、同相成分のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態による受信回路
【図２】図１の動作波形を示す図
【図３】一対の送受信端子ＣＡＮＨ，ＣＡＮＬにおいて受信する波形図
【図４】本発明の交流増幅回路の具体例
【図５】２つのダイオードを互いに逆極性で並列接続した場合の入出力特性を示す図
【図６】本発明の交流結合回路の実施形態を示す回路図
【図７】本発明の交流結合回路の実施形態を示す回路図
【図８】本発明の交流結合回路の実施形態を示す回路図
【図９】本発明の交流結合回路の実施形態を示す回路図
【図１０】本発明の交流結合回路の実施形態を示す回路図
【図１１】本発明の他の実施形態による受信回路
【図１２】本発明の受信回路のコンパレータに使用した具体的な回路図
【図１３】本発明の受信回路を適用したＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロック図
【符号の説明】
ＣＡＮＨ，ＣＡＮＬ…バスの送受信端子、１０ａ，１０ｂ…抵抗網、２０ａ，２０ｂ…交流増幅回路、３０ａ，３０ｂ…微分回路、ＩＮＶ１〜ＩＮＶ１２…インバータ、ＣＰ１，ＣＰ２…コンパレータ、ＦＦ…フリップフロップ、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、Ｒ１〜Ｒ１２…抵抗、Ｃ１〜Ｃ４…コンデンサ、Ｄ１〜Ｄ６…ダイオード、Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４…トランジスタ、Ｖｃｃ…電源端子、ＧＮＤ…接地端子、Ｉｃ…定電流源、Ｒｘ…受信データ出力端子、Ｔｘ…送信データ入力端子
【発明の属する技術分野】
本発明は、受信回路に係り、特に、デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ（Ｒ））トランシーバに用いる受信回路に関する。
【０００２】
【従来の技術】
デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ（Ｒ））トランシーバの受信回路は、シリアルバス上の一対の受信信号（バスＣＡＮＨおよびＣＡＮＬ端の受信信号）をディジタル信号に変換（再生）するために、抵抗網とコンパレータが使用される。この方法は、ＣＡＮＨおよびＣＡＮＬ端の受信信号を抵抗網で分圧し、信号が減衰した後、コンパレータで比較するため、抵抗網を介した後の内部電圧振幅が数１０ｍＶ〜数１００ｍＶと小さくなる。内部電圧振幅が数１０ｍＶ程度の微小な場合には、ＭＯＳコンパレータなどの入力感度は高々±１００ｍＶ程度であるので、扱う内部電圧振幅が小さい場合には信号比較が難しい。また、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバのバス状態がリセッシブ信号状態（ディジタル信号の“１”に相当）の時に、ＣＡＮＨとＣＡＮＬ間の差電圧（ＣＡＮＨ−ＣＡＮＬ）がほぼゼロになるため、コンパレータの出力整定時間が長くかかる（仕様の８０ｎｓ以上）という問題がある。
【０００３】
【発明が解決しようとする課題】
上記の問題を解決するには、コンパレータの前に交流アンプを設ける方法がある。この方法は、信号を増幅でき、かつ、この信号を任意の動作点に設定できるので、次段のコンパレータとの電気的結合に優れる。しかしながら、従来の交流アンプは、歪のない方形波パルスを伝達するために数１０００ｐＦ以上の大きな容量の交流結合用コンデンサを必要とし、コンデンサのＬＳＩチップ内蔵が難しかった。
【０００４】
本発明の課題は、交流結合用コンデンサが小容量で済み、かつ、任意の動作レベルでエッジ情報が得られる交流結合型の受信回路を提供し、交流結合用コンデンサのチップへの内蔵化を図り、１チップＬＳＩを実現することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、シリアルバス上の一対の受信信号をそれぞれ分圧する一対の抵抗網と、該一対の抵抗網の出力信号からそれぞれエッジ情報を生成する一対の交流結合回路と、該一対の交流結合回路の対の出力信号を用いて比較して一方では立上りエッジを検出し、他方では立下りエッジを検出する一対のコンパレータと、該一対のコンパレータの一方の出力をセット入力信号とし、他方の出力をリセット入力信号とし、シリアルバス上の一対の受信信号に対応したディジタル信号を再生するＲＳ形フリップフロップを具備し、交流結合回路を、互いに逆極性に並列接続したダイオード対で帰還した第一のＣＭＯＳインバータと、該インバータの入力端に接続した第一のコンデンサとからなる交流増幅回路、および、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路によって構成する。
【０００６】
本発明では、第一のＣＭＯＳインバータは、このインバータの入力端が第一のコンデンサに交流結合され、帰還路のダイオードの非線形抵抗でインバータのロジックスレショーホルド電圧ＶＴＬを常に動作の中心にバイアスされるので、インバータの出力はダイオードの順方向効果電圧｜ＶＤ｜にクランプ（増幅）される。いわゆるリミッタアンプ（本発明では、交流増幅回路と称する。）として働く。また、第二のＣＭＯＳインバータは、このインバータの入力端が第二のコンデンサに交流結合され、帰還路の低抵抗で常に動作の中心にバイアスされる微分アンプ（微分回路）として働く。そのため、第一のＣＭＯＳインバータによる交流増幅回路では、受信回路の抵抗網を介した内部電圧振幅がＣＭＯＳインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心にダイオードの順方向降下電圧｜ＶＤ｜に増幅（クランプ）された後、第二のＣＭＯＳインバータによる微分回路を用いて、微分パルス（エッジ情報）の振幅をコンパレータの入力感度と同等もしくはそれ以上の電圧振幅として得ることができる。
これにより、交流増幅回路では、ダイオードの非線形抵抗の高抵抗（１０の１２乗〜１０の１５乗Ω程度）の部分が使用できるので、コンデンサ値が小容量（０．１ｐＦ〜数１０ｐＦ）でも高速かつ安定動作の交流増幅回路が実現できる。また、微分回路も交流増幅回路と同様に小容量のコンデンサが使用できるので、急峻な微分パルスが得られる微分アンプが実現できる。したがって、交流結合故に、信号の増幅とその動作点（インバータのロジックスレショーホルド電圧ＶＴＬ）とがコンパレータの入力動作範囲に適合でき、かつ、小容量のコンデンサによって交流増幅回路と微分回路が実現できるので、コンデンサのＬＳＩチップ内蔵が可能になり、１チップＬＳＩが達成できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の受信回路の一実施形態を示す。図１において、ＣＡＮＨ，ＣＡＮＬはＤｅｖｉｃｅＮｅｔ（Ｒ）物理層のシリアルバスの一対の送受信端子である。一対の送受信端子ＣＡＮＨとＣＡＮＬには、抵抗Ｒ１〜Ｒ３からなる抵抗網１０ａと抵抗Ｒ４〜Ｒ６からなる抵抗網１０ｂを接続する。そして、一方の抵抗網１０ａの出力には、互いに逆極性に並列接続したダイオード対Ｄ１，Ｄ２で帰還したＣＭＯＳインバータＩＮＶ１と、インバータＩＮＶ１の入力端に接続したコンデンサＣ１とからなる交流増幅回路２０ａを介して抵抗Ｒ７で帰還したＣＭＯＳインバータＩＮＶ３と、インバータＩＮＶ３の入力端に接続したコンデンサＣ３とからなる微分回路３０ａを接続し、もう一方の抵抗網１０ｂの出力には、互いに逆極性に並列接続したダイオード対Ｄ３，Ｄ４で帰還したＣＭＯＳインバータＩＮＶ２と、インバータＩＮＶ２の入力端に接続したコンデンサＣ２とからなる交流増幅回路２０ｂを介して抵抗Ｒ８で帰還したＣＭＯＳインバータＩＮＶ４と、インバータＩＮＶ４の入力端に接続したコンデンサＣ４とからなる微分回路３０ｂを接続する。さらに、微分回路３０ａ，３０ｂの出力は、コンパレータＣＰ１，ＣＰ２の＋／−端に図示のように入力する。このコンパレータＣＰ１，ＣＰ２の出力は、ＮＡＮＤ回路ＮＡ１，ＮＡ２からなるＲＳ形フリップフロップＦＦの入力に図示のように接続し、出力端子ＱにはフリップフロップＦＦの出力を接続する。
図１において、交流結合回路は、一対の抵抗網１０ａ，１０ｂと一対のコンパレータＣＰ１，ＣＰ２の間にあり、一対の交流増幅回路２０ａ，２０ｂと一対の微分回路３０ａ，３０ｂの部分に相当する。
【０００８】
図２の動作波形を用いて、図１の回路の動作を説明する。一対の送受信端子ＣＡＮＨ，ＣＡＮＬに図２のような信号電圧（ディジタル信号が”１”の場合はリセッシブ状態、ディジタル信号が”０”の場合はドミナント状態）が印加されると、抵抗網１０ａ，１０ｂの出力には、Ｖ１，Ｖ２なる電圧が分圧出力として得られる。次いで、Ｖ１，Ｖ２なる分圧出力電圧は、交流増幅回路２０ａ，２０ｂでインバータＩＮＶ１（または、ＩＮＶ２）のロジックスレショーホルド電圧ＶＴＬを中心にダイオードＤ１，Ｄ２（または、Ｄ３，Ｄ４）の順方向降下電圧｜ＶＤ｜なる電圧Ｖ３，Ｖ４に増幅（クランプ）した後、この増幅電圧Ｖ３，Ｖ４は微分回路３０ａ，３０ｂを用いて微分パルス信号Ｖ５，Ｖ６に変換される。この微分パルス信号Ｖ５，Ｖ６は、一対のコンパレータＣＰ１，ＣＰ２によって受信信号のエッジ情報を検出（生成）する。すなわち、コンパレータＣＰ１では信号の立上りのエッジ情報を、コンパレータＣＰ２では信号の立下りのエッジ情報を検出する。このとき、フリップフロップＦＦの入力信号としてコンパレータＣＰ１の出力をセット信号Ｓとし、コンパレータＣＰ２の出力をリセット信号Ｒとして用いると、フリップフロップＦＦの出力には、ＣＡＮＨの信号に対応したディジタル出力信号Ｑが再生される。
この一連の動作において、ディジタル出力信号ＱとしてＣＡＮＨ，ＣＡＮＬ端の受信信号は、図３に示す最大，最小の電圧波形に対しても確実に再生される。なお、ＣＡＮＬと同位相の信号をディジタル出力信号として取り出す場合は、フリップフロップＦＦのもう一方の出力を用いればよい。
【０００９】
本実施形態では、抵抗網で分圧された電圧の振幅をコンパレータの比較可能な電圧振幅に増幅し、抵抗網の出力電圧の動作点をコンパレータの動作点に適合させて、さらにエッジ情報を生成するために、交流結合回路として交流増幅回路と微分回路を用いる。
以下、交流増幅回路と微分回路の構成及び動作を具体的に説明する。まず、交流増幅回路について説明する。交流増幅回路２０ａ，２０ｂのうち、一方の交流増幅回路２０ａをＭＯＳトランジスタのシンボルで表して示すと、図４ような回路となる。図４において、ＭＯＳトランジスタＱ１，Ｑ２からなるインバータＩＮＶ１は、ＭＯＳトランジスタのゲート酸化膜厚を用いたコンデンサＣ１で交流結合され、インバータＩＮＶ１の入出力間を互いに並列接続したＭＯＳダイオードＤ１，Ｄ２の非線形抵抗で帰還される。このため、インバータＩＮＶ１は、常に動作の中心がインバータＩＮＶ１のロジックスレショーホルド電圧ＶＴＬに高速かつ安定にバイアスされ、入力信号をダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜に増幅（クランプ）する、いわゆるリミッタアンプとして動作する。
この高速かつ安定にバイアスされる理由は、ダイオードＤ１，Ｄ２による非線形抵抗を用いたことに起因する。すなわち、ダイオードＤ１，Ｄ２を互いに逆極性に並列接続した場合の入出力特性は、図５のようになるため、インバータＩＮＶ１の入出力間の電位がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より大きい場合には、インバータＩＮＶ１は図５のｂの部分の低い抵抗値で帰還がかかるので、小さな閉ループ利得で高速動作となり、また、インバータＩＮＶ１の入出力間の電位がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より小さくなった場合には、図５のａの部分の高い抵抗値で帰還がかかるので、大きな閉ループ利得でかつ安定に動作する。
この結果、入力変化に対してインバータＩＮＶ１の出力は、閉ループ利得倍に増幅され、ダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜なる値にクランプされる。通常、図５のａの部分の抵抗は、ダイオードＤ１，Ｄ２がＭＯＳダイオードの場合では１０の１２乗〜１０の１５乗Ω程度であるから、０．１ｐＦ〜数１０ｐＦの小容量のコンデンサを用いてもディスクリート部品で構成したときと同等の帯域特性が得られる。また、本回路は交流結合方式であるので、入力側信号の動作点が電源電圧範囲内にあれば、その出力はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心として発生することができる。
なお、インバータのロジックスレショーホルド電圧ＶＴＬは、インバータのＰＭＯＳ，ＮＭＯＳの素子寸法を変えることにより、任意の値に設定できる。
【００１０】
次に、微分回路３０ａ，３０ｂは共に同じ回路であるので、代表して一方の微分回路３０ａを説明する。微分回路３０ａでは、コンデンサＣ３として交流増幅回路に用いたＭＯＳトランジスタのゲート酸化膜圧のコンデンサと同様の０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデンサと抵抗Ｒ７として数ｋ〜数１０ｋΩの抵抗値を用いるとすると、ＣＲ時定数は０．１ｎｓ〜１００ｎｓオーダのものが得られ、この微分回路で急峻な微分パルス信号を生成することができる。また、コンデンサとしては、上述のＭＯＳ容量の代りに、層間容量や特開平１１−１３６２９３号公報に記載のモノリシック絶縁カプラ容量などが使用できる。微分回路も交流結合方式であるので、入力側信号の動作点が電源電圧範囲内にあれば、交流増幅回路と同様にその出力はインバータのロジックスレショーボルド電圧ＶＴＬを動作の中心として発生することができる。
【００１１】
このような構成、動作において、交流結合として０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデンサを用いて交流増幅回路や微分回路が実現できるので、交流結合用コンデンサを含めてＬＳＩチップに内蔵でき、１チップ化が可能になる。このため、外付コンデンサが不要になるので、部品点数が削減でき、装置の小形化、低コスト化が図れる。
また、交流結合であるので、ＣＡＮＨ，ＣＡＮＬ端の電圧差がほぼゼロになるリセッシブ信号受信時には、抵抗網を介した内部受信電圧はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心とした二相の交流波形（図２のＶ３，Ｖ４に相当する波形）となるため、コンパレータの比較動作レベルに適合した十分な差動信号を得ることができ、コンパレータの高速電圧比較が達成でき、リセッシブ信号受信時の応答速度の低下を解消することができる。
また、交流結合であるので、受信信号の電圧動作レベル、すなわち、抵抗網を介した内部電圧振幅が電源電圧範囲内にあれば、どこにあってもコンパレータの動作レベルにインバータのロジックスレショーホルド電圧ＶＴＬを常に安定に設定できる（適合性がよい）ので、コンパレータは常に正常な比較動作が確保できる。そのため、本実施形態では、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路ばかりでなく、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ），ＳＤＳ（Ｓｍａｒｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｙｓｔｅｍ），ＰＲＯＦＩＢＵＳなどの他のフィールドネットワーク用トランシーバにも適用でき、広い応用範囲が期待できる。
また、急峻なエッジ信号（微分パルス信号）を用いているので、同相成分のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
【００１２】
次に、図１に使用する交流結合回路の種々の他の実施形態を示す。
図６は、図１の交流増幅回路と微分回路の順番を逆にした交流結合回路である。微分回路も交流増幅回路と同様に交流結合型であるので、ＣＭＯＳインバータのロジックスレショーホルド電圧ＶＴＬを中心に微分パルスが生成された後に、交流増幅回路でパルスの増幅（クランプ）を行う。この場合も抵抗網によって分圧出力される電圧の振幅および動作点はインバータのロジックスレショーホルド電圧ＶＴＬに動作の中心をシフトできるので、この交流結合回路でもコンパレータの入力動作範囲に適合することができ、図１の交流結合回路と同様の効果が得られる。
【００１３】
図７は、図６の交流増幅回路の代わりに直流増幅回路を用いた交流結合回路である。直流増幅回路は、抵抗Ｒ１０で帰還したＣＭＯＳインバータＩＮＶ５と、インバータＩＮＶ５の入力端に接続した抵抗Ｒ９、および抵抗Ｒ１２で帰還したＣＭＯＳインバータＩＮＶ６と、インバータＩＮＶ６の入力端に接続した抵抗Ｒ１１からなる。
この交流結合は、抵抗網によって分圧出力される電圧を微分回路によって微分した後に、その微分パルスを直流増幅回路で増幅するため、直流増幅回路に用いたインバータのロジックスレショーホルド電圧ＶＴＬを中心とした増幅になり、図６の交流結合回路と同様の効果が得られる。
【００１４】
図８は、図７の直流増幅回路の代わりにＣＭＯＳインバータＩＮＶ７，ＩＮＶ８を用いた交流結合回路である。図７の実施形態と異なる点は、交流結合は微分回路で行うが、微分パルスを生成した後に、インバータＩＮＶ７，ＩＮＶ８によってそのパルス信号を電源電圧までフル振幅させることにある。この実施形態は、図７の実施形態よりも大振幅のパルスが得られ、コンパレータとの適合性がさらに十分増大するほかは、図７の交流結合回路と同様の効果が得られる。
【００１５】
図９は、交流結合回路を微分回路のみで実現する。微分回路単独でコンパレータの動作に必要な十分なパルス振幅が得られる場合に適用可能である。
【００１６】
図１０は、交流結合回路を交流増幅回路のみで実現する。ＣＡＮＨ，ＣＡＮＬの受信信号を交流増幅回路によって増幅したとき、その信号にエッジ情報を有している場合に適用可能である。
【００１７】
図１１は、図１の受信回路の他の実施形態を示す。図１１において、図１と異なる点は、一対のコンパレータの出力とフリップフロップの間にインバータＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１とＩＮＶ１２をそれぞれ従属接続して用いたことにある。その理由は、通常、コンパレータＣＰ１，ＣＰ２は、図１２に示す差動回路を使用するため、コンパレータＣＰ１，ＣＰ２の出力が接地電位側に十分にスイングしない場合に、コンパレータの出力とインバータＩＮＶ９，ＩＮＶ１１のロジックスレショーホルド電圧ＶＴＬとの動作の中心が合わずに論理に誤動作を生じる。このため、インバータＩＮＶ９，ＩＮＶ１１のロジックスレショーホルド電圧ＶＴＬをコンパレータの出力電圧の動作の中心電圧に設定して、論理“１”，“０”の判別を常に確実に実行するようにしたこと、さらにこれに続くインバータＩＮＶ１０，ＩＮＶ１２によってフリップフロップＦＦに印加する信号の論理極性を合わせることを行っている。
ここで、図１２に示す差動回路は、ＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４および定電流源Ｉｃからなり、入力電圧Ｖ（＋），Ｖ（−）から出力電圧Ｖｏｃｐを得る。
なお、一対のコンパレータの出力とフリップフロップの間にインバータＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１とＩＮＶ１２をそれぞれ従属接続して用いることは、図１の受信回路に限らず、図６〜図１０の受信回路についても同様に可能である。
【００１８】
図１３に、以上で述べた受信回路を適用したＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロック図を示す。図１３において、端子ＣＡＮＨ，ＣＡＮＬに接続されるバスを駆動するのに、例えばＭＯＳトランジスタＱ３、ダイオードＤ５、抵抗Ｒ１３で構成される電源側駆動回路と、ＭＯＳトランジスタＱ４、ダイオードＤ６、抵抗Ｒ１４で構成される接地側駆動回路があり、ＭＯＳトランジスタＱ３とＱ４のゲート電極は、コンプリメンタリー信号で駆動する送信回路ＤＲＩＶＥＲが接地され、送信回路ＤＲＩＶＥＲの入力側には上位コントローラ（図示せず）から送信データが送信データ入力端子Ｔｘに接続される。また、端子ＣＡＮＨ，ＣＡＮＬはバス側のデータを受信する受信回路ＲＥＣＥＩＶＥＲを介して受信データ出力端子Ｒｘに接続され、上位コントローラに受信データを伝送する。
【００１９】
次に、図１３の動作を説明する。まず、送信動作について述べる。上記コントローラからのディジタル信号”１”，”０”が送信データ入力端子Ｔｘに与えられると、この信号は送信回路ＤＲＩＶＥＲによりコンプリメンタリー信号に変換され、ＭＯＳトランジスタＱ３，Ｑ４のゲートを駆動する。したがって、ディジタル信号が”１”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオフ動作のリセッシブ状態、ディジタル信号が”０”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオン動作のドミナント状態となる。このため、リセッシブ状態ではバスＣＡＮＨ，ＣＡＮＬの電圧レベルは、受信回路ＲＥＣＥＩＶＥＲ内の抵抗網で決まる分圧電圧値になり、通常はいずれもＶｃｃ／２で、その差電圧（ＣＡＮＨ−ＣＡＮＬ）はほぼ０である。また、ドミナント状態は、ＭＯＳトランジスタＱ３，Ｑ４がともオンするため、バスＣＡＮＨ−ＣＡＮＬ間、すなわちバスに接続された終端抵抗ＲＴ（図１３には図示せず）の両端には通常２Ｖの差電圧が発生する。このようにして、上位コントローラからのディジタル信号”１”，”０”はバス上に送信される。
次に、受信動作について述べる。バス上のリセッシブ／ドミナント状態の信号は、これまでに説明したように受信回路ＲＥＣＥＩＶＥＲにより受信され、ディジタル信号”１”／”０”に変換されて受信データ出力端子Ｒｘを介して上位コントローラに伝送される。
【００２０】
【発明の効果】
以上説明したように、本発明によれば、交流結合用として小容量のコンデンサを用いることができるので、交流結合用コンデンサをＬＳＩチップに内蔵した交流結合回路や微分回路が実現でき、１チップ化が可能になる。このため、外付コンデンサが不要になるので、部品点数が削減でき、装置の小形化、低コスト化が図れる。
また、本発明の受信回路は、交流結合であるので、一対の送受信端子ＣＡＮＨ，ＣＡＮＬの電圧差がほぼゼロになるリセッシブ信号受信時には、抵抗網を介した内部受信電圧はインバータのロジックスレショーホルド電圧ＶＴＬを動作の中心とした二相の交流波形が得られるので、コンパレータの高速電圧比較が達成でき、リセッシブ信号受信時の応答速度の低下が解消できる。
また、本発明の交流結合は、受信信号の動作レベルおよび受信信号振幅に依存しない方式であり、コンパレータの動作レベルにインバータのロジックスレショーホルド電圧ＶＴＬを常に安定に設定できるので、コンパレータとは適合性がよく、そのため、本発明の受信回路は、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路に限らず、ＣＡＮ，ＳＤＳ，ＰＲＯＦＩＢＵＳなどの他のフィールドネットワーク用トランシーバにも適用でき、広い応用範囲が期待できる。
また、急峻なエッジ信号（微分パルス信号）を用いているので、同相成分のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態による受信回路
【図２】図１の動作波形を示す図
【図３】一対の送受信端子ＣＡＮＨ，ＣＡＮＬにおいて受信する波形図
【図４】本発明の交流増幅回路の具体例
【図５】２つのダイオードを互いに逆極性で並列接続した場合の入出力特性を示す図
【図６】本発明の交流結合回路の実施形態を示す回路図
【図７】本発明の交流結合回路の実施形態を示す回路図
【図８】本発明の交流結合回路の実施形態を示す回路図
【図９】本発明の交流結合回路の実施形態を示す回路図
【図１０】本発明の交流結合回路の実施形態を示す回路図
【図１１】本発明の他の実施形態による受信回路
【図１２】本発明の受信回路のコンパレータに使用した具体的な回路図
【図１３】本発明の受信回路を適用したＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロック図
【符号の説明】
ＣＡＮＨ，ＣＡＮＬ…バスの送受信端子、１０ａ，１０ｂ…抵抗網、２０ａ，２０ｂ…交流増幅回路、３０ａ，３０ｂ…微分回路、ＩＮＶ１〜ＩＮＶ１２…インバータ、ＣＰ１，ＣＰ２…コンパレータ、ＦＦ…フリップフロップ、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、Ｒ１〜Ｒ１２…抵抗、Ｃ１〜Ｃ４…コンデンサ、Ｄ１〜Ｄ６…ダイオード、Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４…トランジスタ、Ｖｃｃ…電源端子、ＧＮＤ…接地端子、Ｉｃ…定電流源、Ｒｘ…受信データ出力端子、Ｔｘ…送信データ入力端子
Claims (7)
- シリアルバス上の一対の受信信号をそれぞれ分圧する一対の抵抗網と、該一対の抵抗網の出力信号からそれぞれエッジ情報を生成する一対の交流結合回路と、該一対の交流結合回路の対の出力信号を用いて比較して一方では立上りエッジを検出し、他方では立下りエッジを検出する一対のコンパレータと、該一対のコンパレータの一方の出力をセット入力信号とし、他方の出力をリセット入力信号とし、前記シリアルバス上の一対の受信信号に対応したディジタル信号を再生するＲＳ形フリップフロップを具備することを特徴とする受信回路。
- 請求項１において、前記コンパレータと前記フリップフロップの間にＣＭＯＳインバータを２段設けたことを特徴とする受信回路。
- 請求項１または請求項２において、前記交流結合回路を、互いに逆極性に並列接続したダイオード対で帰還した第一のＣＭＯＳインバータと、該インバータの入力端に接続した第一のコンデンサとからなる交流増幅回路、および、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路によって構成し、前記交流増幅回路の後段に前記微分回路を接続することを特徴とする受信回路。
- 請求項１または請求項２において、前記交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路、および、互いに逆極性に並列接続したダイオード対で帰還した第一のＣＭＯＳインバータと、該インバータの入力端に接続した第一のコンデンサとからなる交流増幅回路によって構成し、前記微分回路の後段に前記交流増幅回路を接続することを特徴とする受信回路。
- 請求項１または請求項２において、前記交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路、および、抵抗で帰還したＣＭＯＳインバータと、該インバータの入力端に接続した抵抗とからなる直流増幅回路によって構成し、前記微分回路の後段に前記直流増幅回路を接続することを特徴とする受信回路。
- 請求項１または請求項２において、前記交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路、および、ＣＭＯＳインバータによって構成することを特徴とする受信回路。
- 請求項１または請求項２において、前記交流結合回路を、互いに逆極性に並列接続したダイオード対で帰還した第一のＣＭＯＳインバータと、該インバータの入力端に接続した第一のコンデンサとからなる交流増幅回路、または、抵抗で帰還した第二のＣＭＯＳインバータと、該インバータの入力端に接続した第二のコンデンサとからなる微分回路のいずれか一方の回路によって構成することを特徴とする受信回路。
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