JPH0884160A - 光受信回路 - Google Patents
光受信回路Info
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- JPH0884160A JPH0884160A JP6217404A JP21740494A JPH0884160A JP H0884160 A JPH0884160 A JP H0884160A JP 6217404 A JP6217404 A JP 6217404A JP 21740494 A JP21740494 A JP 21740494A JP H0884160 A JPH0884160 A JP H0884160A
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- Japan
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- signal
- preamplifier
- peak hold
- differential amplifier
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
- H04B10/69—Electrical arrangements in the receiver
- H04B10/695—Arrangements for optimizing the decision element in the receiver, e.g. by using automatic threshold control
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- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Optical Communication System (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】光受信回路におけるオフセットに起因する出力
波形のデューティ劣化をなくする。 【構成】受光素子１０に入力した光信号は電流に変換さ
れ、前置増幅器２０で増幅される。増幅された受信信号
は、主増幅器３０で更に増幅された後、比較器８０で基
準のしきい値と比較されて論理値「１」あるいは「０」
に識別される。主増幅器３０はピークホールド回路４
１，４２、加算器５１，５２、および差動増幅器３１で
構成される。
波形のデューティ劣化をなくする。 【構成】受光素子１０に入力した光信号は電流に変換さ
れ、前置増幅器２０で増幅される。増幅された受信信号
は、主増幅器３０で更に増幅された後、比較器８０で基
準のしきい値と比較されて論理値「１」あるいは「０」
に識別される。主増幅器３０はピークホールド回路４
１，４２、加算器５１，５２、および差動増幅器３１で
構成される。
Description
【０００１】
【産業上の利用分野】本発明は光受信回路に関し、特に
ＰＤＳ（パッシブ・ダブル・スター）光伝送システムや
光イーサーネット通信方式などでバースト状のディジタ
ル・データを伝送する装置に使われる光受信回路に関す
る。
ＰＤＳ（パッシブ・ダブル・スター）光伝送システムや
光イーサーネット通信方式などでバースト状のディジタ
ル・データを伝送する装置に使われる光受信回路に関す
る。
【０００２】
【従来の技術】図８は、従来の光受信回路の構成を例示
する回路図である（例えば、米国特許５，０２５，４５
６号を参照）。同図の回路は、任意のデータ・パターン
を伝送できるよう、各ブロック間は直流結合されてい
る。
する回路図である（例えば、米国特許５，０２５，４５
６号を参照）。同図の回路は、任意のデータ・パターン
を伝送できるよう、各ブロック間は直流結合されてい
る。
【０００３】受光素子１０に入力した光信号は電流に変
換され、前置増幅器２０に入力され所定の振幅まで増幅
される。前置増幅器２０は、差動増幅器２１、帰還抵抗
２２，２３、及びピークホールド回路２４で構成され
る。増幅された受信信号は、比較器８０により所定のし
きい値を基準として、それよりも高いかあるいは低いか
に応じ論理値「１」あるいは「０」と識別される。
換され、前置増幅器２０に入力され所定の振幅まで増幅
される。前置増幅器２０は、差動増幅器２１、帰還抵抗
２２，２３、及びピークホールド回路２４で構成され
る。増幅された受信信号は、比較器８０により所定のし
きい値を基準として、それよりも高いかあるいは低いか
に応じ論理値「１」あるいは「０」と識別される。
【０００４】図９は、図８の回路がバースト状のデータ
を受信するときの、各部の信号波形図である。図８の回
路が信号待機状態すなわちピークホールド回路２４のホ
ールド容量が放電状態であるとき、図９（ａ）の様なバ
ースト信号が入力されると、（ｂ）の様なピークホール
ド回路２４の出力波形が得られ、バースト信号の先頭ビ
ットのピーク電圧を検出し保持する。後述するように、
前置増幅回路２０の電流−電圧変換利得（出力電圧振幅
／入力電流振幅＝Ｖｏ／Ｉｉ）は、ピークホールド回路
２４の状態により、２通りの値を持ち、ｔ１は、このピ
ークホールド回路の状態の切り替わりを示す時点であ
る。
を受信するときの、各部の信号波形図である。図８の回
路が信号待機状態すなわちピークホールド回路２４のホ
ールド容量が放電状態であるとき、図９（ａ）の様なバ
ースト信号が入力されると、（ｂ）の様なピークホール
ド回路２４の出力波形が得られ、バースト信号の先頭ビ
ットのピーク電圧を検出し保持する。後述するように、
前置増幅回路２０の電流−電圧変換利得（出力電圧振幅
／入力電流振幅＝Ｖｏ／Ｉｉ）は、ピークホールド回路
２４の状態により、２通りの値を持ち、ｔ１は、このピ
ークホールド回路の状態の切り替わりを示す時点であ
る。
【０００５】すなわち、ｔ〈ｔ１の期間ｔにおいては、
ピークホールド回路２４は充電過程にあり、その出力電
圧は入力電圧に追従する。従って、抵抗２３を介して差
動増幅器２１の正相出力電圧が２１の逆相入力に帰還さ
れ、Ｖｏ／Ｉｉ＝Ｒｆ／２となる。一方、ｔ〉ｔ１にお
いては、ピークホールド回路２４は充電を完了している
ので、その出力電圧は入力電圧に関わらずピーク値を保
持し一定である。従って、差動増幅器２１の逆相入力は
接地電位に接続されたの等価であり、Ｖｏ／Ｉｉ＝Ｒｆ
となる。
ピークホールド回路２４は充電過程にあり、その出力電
圧は入力電圧に追従する。従って、抵抗２３を介して差
動増幅器２１の正相出力電圧が２１の逆相入力に帰還さ
れ、Ｖｏ／Ｉｉ＝Ｒｆ／２となる。一方、ｔ〉ｔ１にお
いては、ピークホールド回路２４は充電を完了している
ので、その出力電圧は入力電圧に関わらずピーク値を保
持し一定である。従って、差動増幅器２１の逆相入力は
接地電位に接続されたの等価であり、Ｖｏ／Ｉｉ＝Ｒｆ
となる。
【０００６】従って、ｔ１を境に増幅率が２倍になり、
前置増幅回路２０の出力は（ｃ）に示すようになる。比
較器８０で、基準値（（ｃ）の破線で示した）と比較す
る事により、（ｄ）で示すように論理値「１」あるいは
「０」に識別される。
前置増幅回路２０の出力は（ｃ）に示すようになる。比
較器８０で、基準値（（ｃ）の破線で示した）と比較す
る事により、（ｄ）で示すように論理値「１」あるいは
「０」に識別される。
【０００７】
【発明が解決しようとする課題】上述した従来の光受信
回路には２つの問題点がある。
回路には２つの問題点がある。
【０００８】まず第１の問題点は、オフセット等のアナ
ログ的な誤差により、出力波形のデューティ比が著しい
変動を受けることである。すなわち、差動増幅器２１に
オフセットが存在すると、その出力波形は図８（ｅ）に
示すようなレベル変動を呈する。このオフセットは、比
較器８０の基準電圧の調整により初期調整は可能である
が、温度や電源等の環境条件まで考慮して調整する事は
不可能であり、その結果として比較器８０の出力波形
は、（ｆ）に示すようにデューティ比が変動してしま
う。
ログ的な誤差により、出力波形のデューティ比が著しい
変動を受けることである。すなわち、差動増幅器２１に
オフセットが存在すると、その出力波形は図８（ｅ）に
示すようなレベル変動を呈する。このオフセットは、比
較器８０の基準電圧の調整により初期調整は可能である
が、温度や電源等の環境条件まで考慮して調整する事は
不可能であり、その結果として比較器８０の出力波形
は、（ｆ）に示すようにデューティ比が変動してしま
う。
【０００９】このように出力デューティが変動する事に
より、特に受信信号レベルが小さい場合に、データ識別
余裕が著しく劣化し、受信回路の最小入力レベルを限定
してしまう。さらに、バーストデータを扱う受信装置で
は、高速に動作引き込みを行うために、データの立ち上
がりと立ち下がりの両エッジの情報を元にタイミング抽
出する方法が一般に取られる。このため、デューティ変
動に起因する抽出クロックのジッタの増加や引き込み特
性の劣化を生じる。
より、特に受信信号レベルが小さい場合に、データ識別
余裕が著しく劣化し、受信回路の最小入力レベルを限定
してしまう。さらに、バーストデータを扱う受信装置で
は、高速に動作引き込みを行うために、データの立ち上
がりと立ち下がりの両エッジの情報を元にタイミング抽
出する方法が一般に取られる。このため、デューティ変
動に起因する抽出クロックのジッタの増加や引き込み特
性の劣化を生じる。
【００１０】第２の問題点は、差動増幅器２１にフィー
ドバック・ループを構成して使用しているため、発振マ
ージンを確保した設計を要し、適用信号帯域や増幅率に
著しい制約が生じることである。
ドバック・ループを構成して使用しているため、発振マ
ージンを確保した設計を要し、適用信号帯域や増幅率に
著しい制約が生じることである。
【００１１】
【課題を解決するための手段】本発明の回路は、入力す
る光信号を電気信号に変換する光電気変換素子と、その
変換された電気信号を入力とし正相信号および逆相信号
を送出する差動形の前置増幅器と、前記正相信号を入力
とする少くとも１つの第１のピークホールド回路と前記
逆相信号を入力とする少くとも１つの第２のピークホー
ルド回路と前記逆相信号および前記第１のピークホール
ド回路の送出信号を加算する第１の加算器と前記同相信
号および前記第２のピークホールド回路の送出信号を加
算する第２の加算器と前記第１および第２の加算器の送
出信号を入力とする差動増幅器とをもつ主増幅器と、該
差動増幅器の２つの送出信号の高低に応じて２値信号を
出力する比較器とを備えている。
る光信号を電気信号に変換する光電気変換素子と、その
変換された電気信号を入力とし正相信号および逆相信号
を送出する差動形の前置増幅器と、前記正相信号を入力
とする少くとも１つの第１のピークホールド回路と前記
逆相信号を入力とする少くとも１つの第２のピークホー
ルド回路と前記逆相信号および前記第１のピークホール
ド回路の送出信号を加算する第１の加算器と前記同相信
号および前記第２のピークホールド回路の送出信号を加
算する第２の加算器と前記第１および第２の加算器の送
出信号を入力とする差動増幅器とをもつ主増幅器と、該
差動増幅器の２つの送出信号の高低に応じて２値信号を
出力する比較器とを備えている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は、本発明の第１の実施例を表すブロ
ック図である。従来回路と同様に、任意のデータ・パタ
ーンを伝送するため、各ブロック間は直流結合されてい
る。受光素子１０に入力した光信号は電流に変換され、
前置増幅器２０に入力され所定の振幅まで増幅される。
前置増幅器２０は、差動増幅器２１、帰還抵抗２２，２
３で構成される。増幅された受信信号は、主増幅器３０
で更に所望のレベル迄増幅された後、比較器８０により
所定のしきい値を基準に、論理値「１」あるいは「０」
に識別される。主増幅器３０は、ピークホールド回路４
１および４２、加算器５１および５２、ならびに差動増
幅器３１で構成される。
ック図である。従来回路と同様に、任意のデータ・パタ
ーンを伝送するため、各ブロック間は直流結合されてい
る。受光素子１０に入力した光信号は電流に変換され、
前置増幅器２０に入力され所定の振幅まで増幅される。
前置増幅器２０は、差動増幅器２１、帰還抵抗２２，２
３で構成される。増幅された受信信号は、主増幅器３０
で更に所望のレベル迄増幅された後、比較器８０により
所定のしきい値を基準に、論理値「１」あるいは「０」
に識別される。主増幅器３０は、ピークホールド回路４
１および４２、加算器５１および５２、ならびに差動増
幅器３１で構成される。
【００１４】図２は、図１の回路がバースト状のデータ
を受信するときの、各部の信号波形図である。図１の回
路が信号待機状態すなわちピークホールド回路４１およ
び４２のホールド容量が放電状態であるとき、図２
（ａ）の様なバースト信号が入力されると、（ｂ）の様
な前置増幅器２０の正相出力及び逆相出力の波形が得ら
れ、一点鎖線で示したゼロレベルに対しオフセット成分
を有している。オフセット電圧をＶｏｆｆ、出力電圧振
幅をＶｉとすれば、正相信号はＶｏｆｆ〜Ｖｏｆｆ＋Ｖ
ｉ、逆相信号は−Ｖｏｆｆ〜−Ｖｏｆｆ−Ｖｉの間のレ
ベル範囲になる。（ｃ）はピークホールド回路４１およ
び４２の出力波形であり、ピークホールド回路４１は正
相出力のピーク値Ｖｏｆｆ＋Ｖｉを、ピークホールド回
路４２は逆相出力のピーク値−Ｖｏｆｆを検出してホー
ルド出力する。（ｄ）および（ｅ）は、それぞれ加算器
５１および５２の出力波形であるが、両出力波形ではオ
フセット電圧Ｖｏｆｆが完全に相殺し消去される。加算
器５１および５２の出力波形を差動増幅器３１で所望の
レベルまで増幅すれば（ｆ）のような信号波形を得る。
なお、Ｋは差動増幅器３１の利得を表わす。比較器８０
で基準値と比較する事により、（ｇ）で示すように論理
値「１」あるいは「０」に識別される。
を受信するときの、各部の信号波形図である。図１の回
路が信号待機状態すなわちピークホールド回路４１およ
び４２のホールド容量が放電状態であるとき、図２
（ａ）の様なバースト信号が入力されると、（ｂ）の様
な前置増幅器２０の正相出力及び逆相出力の波形が得ら
れ、一点鎖線で示したゼロレベルに対しオフセット成分
を有している。オフセット電圧をＶｏｆｆ、出力電圧振
幅をＶｉとすれば、正相信号はＶｏｆｆ〜Ｖｏｆｆ＋Ｖ
ｉ、逆相信号は−Ｖｏｆｆ〜−Ｖｏｆｆ−Ｖｉの間のレ
ベル範囲になる。（ｃ）はピークホールド回路４１およ
び４２の出力波形であり、ピークホールド回路４１は正
相出力のピーク値Ｖｏｆｆ＋Ｖｉを、ピークホールド回
路４２は逆相出力のピーク値−Ｖｏｆｆを検出してホー
ルド出力する。（ｄ）および（ｅ）は、それぞれ加算器
５１および５２の出力波形であるが、両出力波形ではオ
フセット電圧Ｖｏｆｆが完全に相殺し消去される。加算
器５１および５２の出力波形を差動増幅器３１で所望の
レベルまで増幅すれば（ｆ）のような信号波形を得る。
なお、Ｋは差動増幅器３１の利得を表わす。比較器８０
で基準値と比較する事により、（ｇ）で示すように論理
値「１」あるいは「０」に識別される。
【００１５】以上説明したように、本実施例では、前置
増幅器２０の正相および逆相の両出力をおのおのピーク
ホールド回路４１および４２に与え、加算器５１および
５２にフィードフォワード接続した構成により、入力信
号や前置増幅器のオフセットによる出力波形のデューテ
ィ劣化を生じなくなり、受信信号レベルが小さい場合で
も、データ識別余裕が劣化しない。また抽出クロックの
ジッタの増加や引き込み特性の劣化も生じない。更に、
差動増幅器３１にフィードバック・ループを構成してな
いので、従来回路のような発振の問題がなくなり、適用
信号帯域や増幅率の制限が緩和され、特に低消費電力化
に有利である。
増幅器２０の正相および逆相の両出力をおのおのピーク
ホールド回路４１および４２に与え、加算器５１および
５２にフィードフォワード接続した構成により、入力信
号や前置増幅器のオフセットによる出力波形のデューテ
ィ劣化を生じなくなり、受信信号レベルが小さい場合で
も、データ識別余裕が劣化しない。また抽出クロックの
ジッタの増加や引き込み特性の劣化も生じない。更に、
差動増幅器３１にフィードバック・ループを構成してな
いので、従来回路のような発振の問題がなくなり、適用
信号帯域や増幅率の制限が緩和され、特に低消費電力化
に有利である。
【００１６】図３は、本発明の第２の実施例を表すブロ
ック図である。本実施例では、図１中の加算器５１は直
列接続された抵抗５４および５３で、また加算器５２は
直列接続された抵抗５７および５６で構成され、それぞ
れの共通端子が加算器の出力端に相当し、差動増幅器３
１に接続される。抵抗５４，５３，５７，５６の抵抗値
を全て等しくＲに設定すると、それぞれ、利得１／２の
加算器として機能する。図１では主増幅器３０の利得が
Ｋであるのに対して、図３ではＫ／２になっているが、
基本動作は図１と何等変わらない。
ック図である。本実施例では、図１中の加算器５１は直
列接続された抵抗５４および５３で、また加算器５２は
直列接続された抵抗５７および５６で構成され、それぞ
れの共通端子が加算器の出力端に相当し、差動増幅器３
１に接続される。抵抗５４，５３，５７，５６の抵抗値
を全て等しくＲに設定すると、それぞれ、利得１／２の
加算器として機能する。図１では主増幅器３０の利得が
Ｋであるのに対して、図３ではＫ／２になっているが、
基本動作は図１と何等変わらない。
【００１７】図４は、本発明の第３の実施例を表すブロ
ック図である。本実施例では、図１の加算器５１は抵抗
５４および５３と、差動増幅３１および帰還抵抗６１と
で構成され、また加算器５２は抵抗５７および５６と、
差動増幅器３１および帰還抵抗６２で構成され、加算器
が差動増幅器３１と一体化した構成になっている。抵抗
５４，５３，５７，５６の抵抗値を全て等しくＲと設定
し、帰還抵抗Ｋ・Ｒと設定すると、主増幅器３０の利得
はＫとなり、図１と等しい動作をする。
ック図である。本実施例では、図１の加算器５１は抵抗
５４および５３と、差動増幅３１および帰還抵抗６１と
で構成され、また加算器５２は抵抗５７および５６と、
差動増幅器３１および帰還抵抗６２で構成され、加算器
が差動増幅器３１と一体化した構成になっている。抵抗
５４，５３，５７，５６の抵抗値を全て等しくＲと設定
し、帰還抵抗Ｋ・Ｒと設定すると、主増幅器３０の利得
はＫとなり、図１と等しい動作をする。
【００１８】図５は、本発明の第４の実施例を表すブロ
ック図である。主増幅器３０は、ピークホールド回路４
１および４２、負のピークホールド回路４３および４
４、抵抗５３ないし５８、差動増幅器３１および帰還抵
抗６１，６２で構成される。
ック図である。主増幅器３０は、ピークホールド回路４
１および４２、負のピークホールド回路４３および４
４、抵抗５３ないし５８、差動増幅器３１および帰還抵
抗６１，６２で構成される。
【００１９】図６は、図５の回路がバースト状のデータ
を受信するときの、各部の信号波形図である。図２と同
様に信号待機状態すなわちピークホールド回路４１ない
し４４のホールド容量が放電状態であるとき、図６
（ａ）の様なバースト信号が入力されたときの動作を考
える。（ｂ）は前置増幅器２０の正相出力及び逆相出力
の波形であり、一点鎖線で示したゼロレベルに対しオフ
セット成分を有している。オフセット電圧をＶｏｆｆ、
出力電圧振幅をＶｉとすれば正相信号はＶｏｆｆ〜Ｖｏ
ｆｆ＋Ｖｉ、逆相信号は−Ｖｏｆｆ〜−Ｖｏｆｆ−Ｖｉ
の間のレベル範囲で出力される。（ｃ）はピークホール
ド回路４１および４２の出力波形であり、ピークホール
ド回路４１は正相出力のピーク値Ｖｏｆｆ＋Ｖｉを、ピ
ークホールド回路４２は逆相出力のピーク値−Ｖｏｆｆ
を検出し出力する。（ｄ）は負のピークホールド回路４
３および４４の出力波形であり、ピークホールド回路４
３は正相出力の負のピーク値Ｖｏｆｆを、ピークホール
ド回路４４は逆相出力の負のピーク値−Ｖｏｆｆ−Ｖｉ
を検出し出力する。
を受信するときの、各部の信号波形図である。図２と同
様に信号待機状態すなわちピークホールド回路４１ない
し４４のホールド容量が放電状態であるとき、図６
（ａ）の様なバースト信号が入力されたときの動作を考
える。（ｂ）は前置増幅器２０の正相出力及び逆相出力
の波形であり、一点鎖線で示したゼロレベルに対しオフ
セット成分を有している。オフセット電圧をＶｏｆｆ、
出力電圧振幅をＶｉとすれば正相信号はＶｏｆｆ〜Ｖｏ
ｆｆ＋Ｖｉ、逆相信号は−Ｖｏｆｆ〜−Ｖｏｆｆ−Ｖｉ
の間のレベル範囲で出力される。（ｃ）はピークホール
ド回路４１および４２の出力波形であり、ピークホール
ド回路４１は正相出力のピーク値Ｖｏｆｆ＋Ｖｉを、ピ
ークホールド回路４２は逆相出力のピーク値−Ｖｏｆｆ
を検出し出力する。（ｄ）は負のピークホールド回路４
３および４４の出力波形であり、ピークホールド回路４
３は正相出力の負のピーク値Ｖｏｆｆを、ピークホール
ド回路４４は逆相出力の負のピーク値−Ｖｏｆｆ−Ｖｉ
を検出し出力する。
【００２０】例えば抵抗５４，５５，５７，５８の抵抗
値を全て等しく２Ｒとし、抵抗５３，５６をＲ、６１，
６２をＫ・Ｒとする。図６（ｅ）および（ｆ）はそれぞ
れ、差動増幅器３１の入力端子に流入する電流波形であ
るが、いずれもオフセット電圧Ｖｏｆｆが完全に相殺し
消去される。差動増幅器３１とその帰還抵抗６１および
６２により電流電圧変換し所望のレベルまで増幅すれば
（ｇ）の信号波形を得る。比較器８０で基準値と比較す
る事により、（ｈ）で示すように論理値「１」あるいは
「０」に識別される。
値を全て等しく２Ｒとし、抵抗５３，５６をＲ、６１，
６２をＫ・Ｒとする。図６（ｅ）および（ｆ）はそれぞ
れ、差動増幅器３１の入力端子に流入する電流波形であ
るが、いずれもオフセット電圧Ｖｏｆｆが完全に相殺し
消去される。差動増幅器３１とその帰還抵抗６１および
６２により電流電圧変換し所望のレベルまで増幅すれば
（ｇ）の信号波形を得る。比較器８０で基準値と比較す
る事により、（ｈ）で示すように論理値「１」あるいは
「０」に識別される。
【００２１】図７は、本発明の第５の実施例を表すブロ
ック図である。前置増幅器２０の出力はまず第１段目の
主増幅器３０で増幅された後、第２段目の主増幅器７０
で更に増幅され、比較器８０で論理値「１」あるいは
「０」に識別される。主増幅器３０および７０は、前述
の第１ないし第４の実施例のいずれの構成でも良く、縦
続接続にした事により、一段当たりの所要利得を減らす
事が可能になる。更に、主増幅器７０に対する要求精度
は、主増幅器３０の利得に応じて大幅に緩和する事が可
能である。
ック図である。前置増幅器２０の出力はまず第１段目の
主増幅器３０で増幅された後、第２段目の主増幅器７０
で更に増幅され、比較器８０で論理値「１」あるいは
「０」に識別される。主増幅器３０および７０は、前述
の第１ないし第４の実施例のいずれの構成でも良く、縦
続接続にした事により、一段当たりの所要利得を減らす
事が可能になる。更に、主増幅器７０に対する要求精度
は、主増幅器３０の利得に応じて大幅に緩和する事が可
能である。
【００２２】
【発明の効果】以上説明したように本発明によれば、正
相および逆相の各ピークをホールドしフィードフォワー
ド接続して加算させることにより、入力信号や前置増幅
器のオフセットによる出力波形のデューティ劣化を生じ
なくなり、受信信号レベルが小さい場合でもデータ識別
余裕が劣化しない。またオフセットに起因する抽出クロ
ックのジッタの増加や引き込み特性の劣化も生じなくな
る。更に、差動増幅器にフィードバック・ループを構成
する必要がないから、発振の問題がなくなり、適用信号
帯域や増幅率の制限が緩和される。
相および逆相の各ピークをホールドしフィードフォワー
ド接続して加算させることにより、入力信号や前置増幅
器のオフセットによる出力波形のデューティ劣化を生じ
なくなり、受信信号レベルが小さい場合でもデータ識別
余裕が劣化しない。またオフセットに起因する抽出クロ
ックのジッタの増加や引き込み特性の劣化も生じなくな
る。更に、差動増幅器にフィードバック・ループを構成
する必要がないから、発振の問題がなくなり、適用信号
帯域や増幅率の制限が緩和される。
【図１】本発明の第１の実施例のブロック図。
【図２】図１の各部の信号波形図。
【図３】本発明の第２の実施例のブロック図。
【図４】本発明の第３の実施例のブロック図。
【図５】本発明の第４の実施例のブロック図。
【図６】図５の各部の信号波形図。
【図７】本発明の第５の実施例のブロック図。
【図８】従来の光受信回路を例示するブロック図。
【図９】図７の各部の信号波形図。
１０ 光電気変換素子 ２０ 前置増幅器 ２１，３１ 差動増幅器 ２２，２３，５３ないし５８，６１，６２ 抵抗 ２４，４１，４２ ピークホールド回路 ３０，７０ 主増幅器 ４３，４４ 負のピークホールド回路 ５１，５２ 加算器 ８０ 比較器
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/04 10/06
Claims (5)
- 【請求項１】 入力する光信号を電気信号に変換する光
電気変換素子と、その変換された電気信号を入力とし正
相信号および逆相信号を送出する差動形の前置増幅器
と、前記正相信号を入力とする少くとも１つの第１のピ
ークホールド回路と前記逆相信号を入力とする少くとも
１つの第２のピークホールド回路と前記逆相信号および
前記第１のピークホールド回路の送出信号を加算する第
１の加算器と前記同相信号および前記第２のピークホー
ルド回路の送出信号を加算する第２の加算器と前記第１
および第２の加算器の送出信号を入力とする差動増幅器
とをもつ主増幅器と、該差動増幅器の２つの送出信号の
高低に応じて２値信号を出力する比較器とを備えている
ことを特徴とする光受信回路。 - 【請求項２】 前記第１および第２の加算器はそれぞ
れ、一端を前記ピークホールド回路の送出端に接続した
第１の抵抗と、一端を前記前置増幅器の送出端に接続し
た第２の抵抗とを有し、該第１および第２の抵抗の各他
端を前記差動増幅器の入力端に接続して構成されている
請求項１に記載の光受信回路。 - 【請求項３】 前記第１および第２の加算器はそれぞ
れ、前記差動増幅器の送出端から入力端へ帰還接続した
第３の抵抗を有する請求項２に記載の光受信回路。 - 【請求項４】 前記第１および第２のピークホールド回
路はそれぞれ、正ピークホールド用と負ピークホールド
用の２つのホールド回路からなる請求項１に記載の光受
信回路。 - 【請求項５】 前記主増幅器を複数段縦続接続して、最
終段の送出信号を前記比較器に与えるよう構成してある
請求項１に記載の光受信回路。
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