JP2007258956A - 信号増幅回路および光受信器 - Google Patents
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Abstract
【課題】テールに埋もれる小振幅信号の識別誤りの低減。
【解決手段】正相入力信号を入力とするピーク値ホールド回路11、逆相入力信号を入力とするピーク値ホールド回路12、正相入力信号とピーク値ホールド回路12の出力信号とを加算する加算器13、逆相入力信号とピーク値ホールド回路11の出力信号とを加算する加算器14、加算器13の出力信号を増幅する正転増幅器15、加算器14の出力信号を増幅する正転増幅器16、正転増幅器15の正相出力信号を入力とするピーク値ホールド回路21、正転増幅器16の逆相出力信号を入力とするピーク値ホールド回路22、正相出力信号とピーク値ホールド回路22の出力信号とを加算する加算器23、逆相出力信号とピーク値ホールド回路21の出力信号とを加算する加算器24、加算器23、24の出力信号の差を増幅する差動増幅器29を含む。
【選択図】図1
【解決手段】正相入力信号を入力とするピーク値ホールド回路11、逆相入力信号を入力とするピーク値ホールド回路12、正相入力信号とピーク値ホールド回路12の出力信号とを加算する加算器13、逆相入力信号とピーク値ホールド回路11の出力信号とを加算する加算器14、加算器13の出力信号を増幅する正転増幅器15、加算器14の出力信号を増幅する正転増幅器16、正転増幅器15の正相出力信号を入力とするピーク値ホールド回路21、正転増幅器16の逆相出力信号を入力とするピーク値ホールド回路22、正相出力信号とピーク値ホールド回路22の出力信号とを加算する加算器23、逆相出力信号とピーク値ホールド回路21の出力信号とを加算する加算器24、加算器23、24の出力信号の差を増幅する差動増幅器29を含む。
【選択図】図1
Description
本発明は、信号増幅回路および光受信器に関し、特にバースト状のベースバンドディジタル信号を増幅する信号増幅回路およびそれを用いる光受信器に関する。
PON(passive optical network)システム等に用いられる光受信器では、加入者端末間との距離がそれぞれ異なる複数の加入者端末から送られるバースト状の光信号を受信する。この場合、受信されるバースト状のベースバンドディジタル信号の振幅が時間的に大きく変化し、大振幅バースト信号と小振幅バースト信号の振幅比は、1000対1にも及ぶ場合がある。一方、この種の光受信器における受信回路の入力電流信号には、送信器が出力する光信号の消光比不良、反射戻り光及び受信器の受光素子で発生する暗電流等の影響により、一定レベルのオフセット電流が生ずる。同時に、受光素子内で光入射により生成されたキャリアのうち、受光素子内の電界強度が低い場所で生成されたキャリアは、ゆっくりとした時間をかけて拡散するため、信号のクロック周期に比べて大きな時定数で変化するオフセット電流が生ずる。
このような大きな時定数で変化するオフセット電流は、図22(a)に示すような周波数特性を有する。すなわち、受光素子は、数k〜数百kHzに肩を有する高域減衰特性を示す。このような特性を有する受光素子に対して、図22(b)に示すような大振幅バースト信号(パケットA)とそれに続く小振幅バースト信号(パケットB)の光波形が入力された場合に、受光素子の出力信号は、図22(c)に示すようパケットAに対する低周波応答によって”0”レベルが上昇する。そしてパケットAに引き続くパケットBの先頭部分では、レベルが吊り上げられて以降徐々に本来の”0”レベルに向かって下がって行く。このような現象を、ここでは「テール」と呼ぶ。
以上のようなオフセット電流が存在する、PONシステム等に用いられる光受信器では、大振幅のバースト信号直後に現れるテールに重畳される小振幅のバースト信号を誤りなく受信することが重要である。バースト信号は単極性信号であるので、単に、一定の閾値でバースト信号の識別を行っただけでは、大振幅バースト信号直後の小振幅バースト信号の先頭部は、大振幅バースト信号で発生するテールに埋もれて受信できなくなってしまう。あるいは、小振幅バーストの先頭部を受信できる様に閾値を設定した場合には、小振幅バーストの後部が受信できなくなってしまう。すなわち、このようなオフセットを有する電流信号を増幅すると、出力波形のデューティ比が著しく変動し、論理「0」または「1」レベルの正確な識別が困難となる。
これらオフセット電流によるデューティ比変動のうち、一定レベルのオフセット電流によるデューティ比変動を抑制する従来技術は、これまで各種提案されている。例えば、特許文献1には、受光素子から入力した電気信号を前置増幅器で正相および逆相の出力信号として、各ピークをホールドしフィードフォワード接続して加算させる光受信回路が記載されている。この光受信回路では、入力信号や前置増幅器のオフセットによる出力波形のデューティ劣化を生じなくなり、受信信号レベルが小さい場合でもデータ識別余裕が劣化しない。
しかしながら、特許文献1記載の光受信回路では、時間経過に伴い過渡的に変化するオフセットを抑制することはできず、出力波形のデューティ比が著しく変動してしまう。この時間経過に伴い過渡的に変化するオフセットが出力波形のデューティ比変動に与える影響は、特にPONシステムのような広い受信ダイナミックレンジを必要とする場合に特に顕著に現れる。
そこで、このような広い受信ダイナミックレンジを必要とする場合、すなわちレベル差が大きく異なるバースト状の光信号を受信する場合においても、時間経過に伴い過渡的に変化するオフセットを削除してデューティ比変動のない出力波形を得ることができるオフセット制御回路及びそれを使用した光受信器が特許文献2において開示されている。
図23は、特許文献2に記載される光受信器の構成を示すブロック図である。この光受信器は、光信号を電流信号IPDに変換する受光素子100と、受光素子100で出力された電流信号IPDを電圧信号に変換し、増幅して差動電圧信号である正相入力信号VINPおよび逆相入力信号VINNを出力する前置増幅回路120と、時間経過に伴い過渡的に変化するオフセットを削除するオフセット制御回路130と、時間的に変化しない一定レベルのオフセットを削除すると共に、論理「0」、「1」レベルを識別する閾値を設定する識別レベル制御回路140より構成されている。
ここでオフセット制御回路130は、前置増幅回路120が出力する正相入力信号VINPおよび逆相入力信号VINNのピーク値をそれぞれホールドするピーク値ホールド回路132、131、ピーク値ホールド回路131、132のそれぞれの出力信号PD1N、PD1Pを2倍する2倍回路135、136、2倍回路135の出力信号と正相入力信号VINPとを加算する加算回路137、2倍回路136の出力信号と逆相入力信号VINNとを加算する加算回路138、加算回路137、138の出力を増幅する差動増幅回路139を備える。
また、識別レベル制御回路140は、特許文献1等で開示される回路であって、差動増幅回路139の出力する正相信号VO1Pおよび逆相信号VO1Nのピーク値をそれぞれホールドするピーク値ホールド回路142、141、ピーク値ホールド回路141の出力信号PDD2Nと正相信号VO1Pとを加算する加算回路143、ピーク値ホールド回路142の出力信号PDD2Pと逆相信号VO1Nとを加算する加算回路144、加算回路143、144のそれぞれの出力信号AD2P、AD2Nを増幅する差動増幅回路145を備える。差動増幅回路145の出力信号VO2P、VO2Nの値を比較することで2値(「1」「0」)ディジタル信号COMPOUTを得る。
次に、以上のように構成される光受信器の各部の波形について説明する。図24、25は、図23の光受信器の各部の波形を示す図である。図24において、受光素子100がテールを伴った電流信号IPDを発し、電流信号IPDが前置増幅回路120を経て生成された差動電圧信号対である正相入力信号VINPおよび逆相入力信号VINNが示される。テールの印加により、正相入力信号VINPの包絡線は単調減少、逆相入力信号VINNの包絡線は単調増加となっているため、ピーク値ホールド回路131でホールドされたピーク値を示す出力信号PD1Nは、テールに追従して信号振幅のピーク値に追従している。これに対し、ピーク値ホールド回路132でホールドされたピーク値を示す出力信号PD1Pは、信号振幅のピーク値を反映しない。出力信号PD1P、PD1Nに対して2倍回路135、136を介して加算器137、138の加算演算によって出力信号AD1P、AD1Nを得る。
さらに、図25に示すように、出力信号AD1P、AD1Nの差電圧を差動増幅器139で増幅することによって得られる出力信号VO1P、VO1Nの差電圧は、テールはないがオフセットをもった単極性信号となる。出力信号VO1P、VO1Nを、単極性信号/双極性信号変換回路である識別レベル制御回路140に入力することで、識別レベル制御回路140の出力として双極性信号である出力信号VO2P、VO2Nを得る。これをコンパレータで比較することによって、受光素子100がテールをもった電流を発した場合にもデューティ比の良好な2値ディジタル信号COMPOUTを得ることができる。
また、特許文献3には、バーストセル先頭に起きる様々な過渡的応答に対応し、かつ、外来ノイズ等の擾乱に強い信号増幅回路が開示されている。この信号増幅回路は、正相信号の直流レベルを検出する第1のレベル検出回路と、第1のレベル検出回路の検出出力に逆相信号を加算する第1の加算回路と、逆相信号の直流レベルを検出する第2のレベル検出回路と、第2のレベル検出回路の検出出力に正相信号を加算する第2の加算回路と、第1の加算回路と第2の加算回路の出力を差動増幅する差動増幅回路とを有している。そして、第1及び、第2のレベル検出回路は、正相信号の最大値を検出するピーク検出回路と、ピーク検出回路の検出レベルを基準として、正相信号の相対的な最小値を検出するボトム検出回路と、ピーク検出回路とボトム検出回路の検出出力を分圧する分圧回路とを有している。
さらに、関連する装置として、特許文献4には、周波数応答に起因する受信不能あるいは符号誤り率の劣化を生じさせることなく、高い伝送効率を維持することを可能にする光バースト受信装置が開示されている。
ところで、特許文献2の回路では、図23に示すオフセット制御回路130内の加算器137、138の出力信号AD1P、AD1Nの差信号が双極性信号となっていない。このため、差動増幅器139の利得を大きくし、入力信号VINP、VINNが大きくて差動増幅器139がリミッタ増幅器として動作した場合には、オフセット制御回路130の出力信号におけるデューティ比が1:1から大きくずれる虞がある。
また、入力信号VINP、VINNが大きい場合にリミッタ増幅器として動作をしないように差動増幅器139の利得を小さく設定したとする。この場合には、識別レベル制御回路140の入力信号VO1P、VO1Nの振幅が減少し、入力信号が小さい場合にピーク値ホールド回路141、142のホールド誤差や差動増幅器139の入力オフセットの影響を大きく受けてしまうことになる。したがって、精度の良い単極性信号/双極性信号変換が行われず、コンパレータにおける2値ディジタル信号の識別に誤りを生じる虞がある。
一方、特許文献3に開示される信号増幅回路は、正相信号と逆相信号とに対し、それぞれピーク検出回路とボトム検出回路を設けて直流分がキャンセルされているので、リミッタアンプの入力において、双極性信号となっている。しかしながら、正相入力信号と逆相入力信号とに対してそれぞれピーク検出回路とボトム検出回路とを設ける必要がある。このため回路が複雑になると共に、ホールド値を精度よく保つには、調整等が必要となってしまう虞がある。
このように従来の回路では、簡易な回路で広い入力ダイナミックレンジを得ることが難しく、大振幅のバースト信号直後のテールに埋もれた小振幅のバースト信号における誤りを充分に低減することができなかった。
本発明の一つのアスペクトに係る信号増幅回路は、正相入力信号を入力とする第1のレベル保持回路と、逆相入力信号を入力とする第2のレベル保持回路と、正相入力信号と第2のレベル保持回路の出力信号とを加算する第1の加算器と、逆相入力信号と第1のレベル保持回路の出力信号とを加算する第2の加算器と、第1の加算器の出力信号を増幅する第1の増幅器と、第2の加算器の出力信号を増幅する第2の増幅器と、を備える。
本発明によれば、簡易な回路で入力ダイナミックレンジを広く取ることが可能であって、大振幅のバースト信号直後のテールに埋もれた小振幅の信号に対する識別誤りを低減することができる。
本発明の実施形態に係る信号増幅回路は、1段目の増幅部と、1段目の増幅部の出力に接続される2段目の増幅部とを備える。1段目の増幅部は、正相入力信号を入力とする第1のレベル保持回路と、逆相入力信号を入力とする第2のレベル保持回路と、正相入力信号と第2のレベル保持回路の出力信号とを加算する第1の加算器と、逆相入力信号と第1のレベル保持回路の出力信号とを加算する第2の加算器と、第1の加算器の出力信号を増幅する第1の増幅器と、第2の加算器の出力信号を増幅する第2の増幅器と、を備える。ここで第1および第2の増幅器の利得が等しいことが好ましい。また、第1および第2の増幅器のそれぞれは、それぞれ正相出力信号および逆相出力信号を出力する正転増幅器、あるいはそれぞれ逆相出力信号および正相出力信号を出力する反転増幅器である。
さらに、2段目の増幅部は、1段目の増幅部が出力する正相出力信号を入力とする第3のレベル保持回路と、1段目の増幅部が出力する逆相出力信号を入力とする第4のレベル保持回路と、正相出力信号と第4のレベル保持回路の出力信号とを加算する第3の加算器と、逆相出力信号と第3のレベル保持回路の出力信号とを加算する第4の加算器と、第3の加算器の出力信号と第4の加算器の出力信号との差信号を増幅する差動増幅器と、を備える。
また、第1の加算器は、正相入力信号と第2のレベル保持回路の出力信号とに、さらに、第2のレベル保持回路出力と第1のレベル保持回路出力の差信号に一定の利得を乗じた信号とを加算し、第2の加算器は、逆相入力信号と第1のレベル保持回路の出力信号とに、さらに、差信号の一定の利得を乗じた信号とを加算するようにしてもよい。ここで、一定の利得は、0以上かつ1以下であって、好ましくは0.29以上かつ0.71以下であって、より好ましくは約0.5である。
なお、第1〜第4のレベル保持回路は、入力する信号のピークおよびボトムのいずれか一方の値を保持する回路である。
このような信号増幅回路は、光検出器で発生したテールを含む信号を受信した場合、2段目の増幅部において、正相入力信号の包絡線のピーク値は増減せずに一定となり、逆相入力信号の包絡線のピーク値が単調増加となる。このため、テールがある場合にも、ピーク値ホールド回路のみで光検出器出力電流のピーク値とボトム値に相当する信号の双方を保持することができる。したがって、ピーク値ホールド回路と増幅器のみの簡単な回路で高精度な単極性信号/双極性信号変換を行い、符号誤りなくディジタル2値信号を受信することができる。
また、1段目の増幅部内の第1および第2の加算器の出力信号の差信号が双極性信号となっている。このため、大きな入力信号を入力して第1および第2の増幅器がリミッタ増幅器として動作した場合であっても出力信号のデューティ比は劣化しない。
このような構成の信号増幅回路を光受信器に用いることで、光検出器が出力する大振幅のバースト直後のテールに埋もれた小振幅の信号を誤りなく受信することができる。そして、大きな入力ダイナミックレンジを有する光受信器を簡単な回路で実現することができる。以下、実施例に即し、図面を参照して詳細に説明する。
図1は、本発明の第1の実施例に係る信号増幅回路の構成を示すブロック図である。図1において、信号増幅回路は、1段目の増幅部10と、増幅部10の出力に接続される2段目の増幅部20とを備える。増幅部10は、正相入力信号VINPを入力とするピーク値ホールド回路11と、逆相入力信号VINNを入力とするピーク値ホールド回路12と、正相入力信号VINPとピーク値ホールド回路12の出力信号PD1Nを加算する加算器13と、逆相入力信号VINNとピーク値ホールド回路11の出力信号PD1Pとを加算する加算器14と、加算器13の出力信号ADD1Pを増幅する正転増幅器15と、加算器14の出力信号ADD1Nを増幅する正転増幅器16とを備える。
また、増幅部20は、正転増幅器15が出力する正相出力信号VOUT1Pを入力とするピーク値ホールド回路21と、反転増幅器16が出力する逆相出力信号VOUT1Nを入力とするピーク値ホールド回路22と、正相出力信号VOUT1Pとピーク値ホールド回路22の出力信号PD2Nとを加算する加算器23と、逆相出力信号VOUT1Nとピーク値ホールド回路21の出力信号PD2Pとを加算する加算器24と、加算器23の出力信号ADD2Pと加算器24の出力信号ADD2Nとの差を増幅する差動増幅器29とを備える。
図2は、図1に示す信号増幅回路を用いる光受信器のブロック図である。図2において、図1に示す信号増幅回路の前段に、光信号を電流信号IPDに変換する光検出器1と、光検出器1で出力された電流信号IPDをシングルエンド電圧信号に変換するトランスインピーダンス増幅器2と、正相入力端子をレファレンス電圧生成部3に接続し逆相入力端子をトランスインピーダンス増幅器2の出力に接続することでシングルエンド電圧信号を差動電圧信号に変換するシングルエンド/差動変換回路4を備える。また、信号増幅回路の後段には、増幅部20の正相出力信号が逆相出力信号よりも大きければ「1」を出力し、増幅器20の逆相出力が正相出力よりも大きければ「0」を出力するコンパレータ5を備える。
図3、図4は、光検出器1がテールを伴った電流信号IPDを発した場合の信号増幅回路の各部の信号波形を示す図である。電流信号IPDは、トランスインピーダンス増幅器2およびシングルエンド/差動変換回路4を経て差動電圧信号対である正相入力信号VINPおよび逆相入力信号VINNに変換される。光検出器1におけるテールの印加により、正相入力信号VINPの包絡線は単調減少となり、逆相入力信号VINNの包絡線は単調増加となっている。このため、増幅部10内のピーク値ホールド回路12でホールドされたピーク値を示す出力信号PD1Nは、テールに追従して信号振幅のピーク値に追従している。これに対し、ピーク値ホールド回路11でホールドされたピーク値を示す出力信号PD1Pは、信号振幅のピーク値を反映しなくなる。これらの信号に対して加算器13、14における加算演算を施した結果、加算器14の出力信号ADD1Nは、単調増加の包絡線をもった信号となり、加算器13の出力信号ADD1Pは、増減のない包絡線をもった信号となる。このため、加算器14の出力信号ADD1Nを正転増幅器16で増幅することで得られる逆相出力信号VOUT1Nも単調増加の包絡線をもった信号となる。また、加算器13の出力信号ADD1Pを正転増幅器15で増幅することで得られる正相出力信号VOUT1Pも、増減のない包絡線をもった信号となる。
これらの差動信号対である正相出力信号VOUT1Pおよび逆相出力信号VOUT1Nが増幅部20に入力される。逆相出力信号VOUT1Nは、その包絡線が単調増加であり、正相出力信号VOUT1Pは、その包絡線が増減なく一定である。したがって、増幅部20内のピーク値ホールド回路21、22は、いずれも所望のピーク値を保持し、出力信号PD2P、PD2Nを得る。増幅部20内の加算器23、24の加算演算によって、それぞれ出力信号ADD2P、ADD2Nを得るが、出力信号PD2P、PD2Nともに所望のピーク値を保持している。したがって、差動増幅器29によって出力信号ADD2P、ADD2Nの差電圧を増幅して得られた出力信号VOUT2P、VOUT2Nの差電圧は、高精度の双極性信号となる。これをコンパレータ5で比較することによって、光検出器1がテールをもった電流信号IPDを発した場合であってもデューティ比の良好な2値ディジタル信号COMPOUTをコンパレータ5の出力として得ることができる。
なお、正相入力信号VINPおよび逆相入力信号VINNの高周波信号振幅がテールの振幅よりも十分大きい場合には、増幅部10は、正転増幅器15、16が線形動作する領域において、実質的に単極性信号/双極性信号変換回路として機能する。テールの最大振幅は、正相入力信号VINPおよび逆相入力信号VINNの高周波信号振幅には依存せずに一定値となる。このため、正相入力信号VINPおよび逆相入力信号VINNの振幅が大きい場合には、その高周波信号振幅が大きく、テールの振幅は変わらない状態となる。したがって、正相入力信号VINPおよび逆相入力信号VINNの振幅が大きい場合、正転増幅器15、16が線形動作している限り、デューティ比の劣化は生じない。本実施例において、一定の正相入力信号VINPおよび逆相入力信号VINNを入力した場合に正転増幅器15、16に加わる出力信号ADD1P、ADD1Nの振幅は、テール振幅を無視して図3と図24を比較すれば明らかなように、同相振幅については従来例において増幅器139に加わる入力振幅の1/2であり、差動振幅については従来例において増幅器139に加わる入力振幅と等しい。したがって、同相入力ダイナミックレンジの制限が厳しい増幅器を正転増幅器15、16に適用した場合において、リミッティングによるデューティ比の劣化を生じさせずに動作する正相入力信号VINPおよび逆相入力信号VINNの入力振幅を、従来例において同等の同相入力ダイナミックレンジの増幅器を差動増幅器139として用いた場合と比較して2倍の大きさまで取ることができる。すなわち、従来例における差動増幅器の同相入力ダイナミックレンジの制限によるダイナミックレンジの上限が6dB改善される。なお、図24における出力信号AD1P、AD1Nがそれぞれ、出力信号ADD1P、ADD1Nに対応する。
図5は、本発明の第2の実施例に係る信号増幅回路の構成を示すブロック図である。図5の増幅部10aにおいて、図1に示す加算器13に代えて、一端に正相入力信号VINPが与えられ他端を正転増幅器15の入力端子に接続した抵抗31と、一端をピーク値ホールド回路12の出力に接続し他端を正転増幅器15の入力端子に接続した抵抗34とからなる抵抗分圧回路が構成される。また、図1に示す加算器14に代えて、一端に逆相入力信号VINNが与えられ他端を正転増幅器16の入力端子に接続した抵抗32と、一端をピーク値ホールド回路11の出力に接続し他端を正転増幅器16の入力端子に接続した抵抗33とからなる抵抗分圧回路が構成される。ここで、抵抗31と抵抗34の値が等しく、抵抗32と抵抗33の値が等しいものとする。図5において、図1の加算器13、14以外の構成は、図1と同一である。このように第2の実施例に係る信号増幅回路は、簡単な抵抗分圧回路のみで加算器が構成される。
第2の実施例に係る信号増幅回路の各部の動作は、第1の実施例と同じであり、各部の動作波形は、第1の実施例と同様に図3、図4に示される。また、公知技術の問題点が解決される理由も第1の実施例と同様である。
図6は、本発明の第3の実施例に係る信号増幅回路の構成を示すブロック図である。図6の増幅部10bにおいて、図5の正転増幅器15の代わりに、抵抗31と抵抗34の接続点(加算器の出力)を入力とし、増幅部10bの逆相出力信号VOUT1Nを出力する反転増幅器37と、反転増幅器37の入出力端を接続する抵抗35とで構成されるトランスインピーダンス増幅器が用いられる。また、図6において、図5の正転増幅器16の代わりに、抵抗32と抵抗33の接続点(加算器の出力)を入力とし、増幅部10bの正相出力信号VOUT1Pを出力する反転増幅器38と、反転増幅器38の入出力端を接続する抵抗36とで構成されるトランスインピーダンス増幅器が用いられる。これらトランスインピーダンス増幅器以外の構成は、第2の実施例と同一である。
本発明の第3の実施例に係る信号増幅回路の各部の動作は、第1および第2の実施例と同じであり、各部の動作波形は第1および第2の実施例と同様に図3、図4に示される。また、公知技術の問題点が解決される理由も第1および第2の実施例と同様である。
第1の実施例では、加算器13、14の入力ノードのインピーダンスが高くなるため、入力ノードにおいて寄生容量による帯域低下が起こりやすく、実用的な動作速度の上限は、1Gbps程度である。これに対し、第3の実施例では、入力ノードにトランスインピーダンス増幅器が接続されるために入力ノードのインピーダンスが低く保たれる。したがって、入力ノードにおける寄生容量による帯域低下が軽減され、2Gbpsを大幅に上回る高速動作の実現も容易となる。
図7は、本発明の第4の実施例に係る信号増幅回路の構成を示すブロック図である。図7において、図1の増幅部10内のピーク値ホールド回路11、12、増幅部20内のピーク値ホールド回路21、22の代わりに、それぞれ、増幅部10c内のボトム値ホールド回路11A、12A、増幅部20c内のボトム値ホールド回路21A、22Aが用いられる。ピーク値ホールド回路の代わりにボトム値ホールド回路が用いられること以外の構成は、第1の実施例と同一である。
図8、図9は、光検出器1がテールを伴った電流信号IPDを出力した場合の図7における各部の動作波形を示す図である。ピーク値ホールド回路の代わりにボトム値ホールド回路が用いられているため、各部の包絡線において、図4で単調増加であったものは、図9では単調減少となる。ボトム値検出回路は、単調減少となる包絡線をとらえることで、実施例1と同様に高精度な単極性信号/双極性信号変換を実現している。
図10は、本発明の第5の実施例に係る信号増幅回路の構成を示すブロック図である。図10において、図1と同一の符号は、同一物を表し、その説明を省略する。信号増幅回路は、1段目の増幅部10dと、増幅部10dの出力に接続される2段目の増幅部20とを備える。増幅部10dは、正相入力信号VINPを入力とするピーク値ホールド回路11と、逆相入力信号VINNを入力とするピーク値ホールド回路12と、ピーク値ホールド回路12出力信号からピーク値ホールド回路11の出力信号を減じて得られた信号に利得1/2を乗じて加算器13a、14aに出力する差動増幅器40と、正相入力信号VINPとピーク値ホールド回路12の出力信号PD1Nと差動増幅器40の出力信号とを加算する加算器13aと、逆相入力信号VINNとピーク値ホールド回路11の出力信号PD1Pと差動増幅器40の出力信号とを加算する加算器14aとを備える。正転増幅器15は、加算器13aの出力信号ADD1Pを増幅し、正転増幅器16は、加算器14aの出力信号ADD1Nを増幅する。
ここで、差動増幅器40の利得は、0以上かつ1以下であって、好ましくは0.29以上かつ0.71以下であって、より好ましくは約0.5である。差動増幅器40の利得が0の場合が実施例1に相当する。一般に、差動増幅器40の利得をAとすると、増幅部10dの図1の増幅部10に対するダイナミックレンジの改善量は、以下のようになる。
0≦A<0.5の場合には、「改善量」=1/(1−A)、dB表示とすると、−20log10(1−A)
0.5<A≦1の場合には、「改善量」=1/A、dB表示とすると、−20log10A
0≦A<0.5の場合には、「改善量」=1/(1−A)、dB表示とすると、−20log10(1−A)
0.5<A≦1の場合には、「改善量」=1/A、dB表示とすると、−20log10A
「改善量」は、通常3dB以上あることが好ましく、この場合に、下限は「1−1/103/20(約0.292)」となり、上限は「1−1/103/20(約0.708)」となる。
なお、A=0.5は特異点であって、2倍(6dB)に留まらず、実用上10〜20倍(20〜26dB)程度改善されることが確かめられ、利得が0.5付近にある場合において入力信号のダイナミックレンジを最も広くすることができる。
図11は、図10に示す信号増幅回路を用いる光受信器のブロック図である。図11において、図2と同一の符号は、同一物を表し、その説明を省略する。図11では、図2の増幅部10の替わりに増幅部10dが備えられる。
図12、図13は、光検出器1がテールを伴った電流信号IPDを発し、かつ、受信対象とする光信号電流の振幅がテールよりも小さい場合の信号増幅回路の各部の信号波形を示す図である。図12、図13は、実施例1における図3、図4の説明と同様であるので、その説明を省略する。
図14、図15は、受信対象とする光信号電流の振幅がテールよりも十分大きくテールが無視できるレベルの場合の信号増幅回路の各部の信号波形を示す図である。この場合、加算器13aの出力信号ADD1Pと加算器14aの出力信号ADD1Nとも双極性信号となっているため、正転増幅器15、16がリミッタ増幅器として動作しても、デューティ比の劣化は生じない。言い換えると、受信対象とする光信号電流の振幅が大きく、増幅部10dに入力される正相入力信号VINPおよび逆相入力信号VINNの入力振幅が大きい場合のリミッティングによるデューティ比の劣化を考慮することなく、正転増幅器15、16の利得を十分大きくとることができる。したがって、光検出器1がテールを発生し、かつ、正相入力信号VINP、逆相入力信号VINNの振幅が小さい場合にも大きい場合にも、具体的には、最大入力に関しては従来例の10倍程度の範囲までにおいて、ピーク値ホールド回路の応答速度(具体的には数ビット程度)でデューティ比の良好な2値ディジタル信号が得られる。
図16は、本発明の第6の実施例に係る信号増幅回路の構成を示すブロック図である。図16の増幅部10eにおいて、図10に示す加算器13aに代えて、一端に正相入力信号VINPが与えられ他端を正転増幅器15の入力端子に接続した抵抗31と、一端をピーク値ホールド回路12の出力に接続し他端を正転増幅器15の入力端子に接続した抵抗34と、一端を差動増幅器40の出力に接続し他端を正転増幅器15の入力端子に接続した抵抗39aとからなる抵抗素子回路が構成される。また、図10に示す加算器14aに代えて、一端に逆相入力信号VINNが与えられ他端を正転増幅器16の入力端子に接続した抵抗32と、一端をピーク値ホールド回路11の出力に接続し他端を正転増幅器16の入力端子に接続した抵抗33と、一端を差動増幅器40の出力に接続し他端を正転増幅器16の入力端子に接続した抵抗39bとからなる抵抗素子回路が構成される。ここで、抵抗31と抵抗34と抵抗39aの値が等しく、抵抗32と抵抗33と抵抗39bの値が等しく、また差動増幅器40の利得が1/2であるものとする。なお、図16において、図10の加算器13a、14a以外の構成は、図10と同一である。このように第6の実施例に係る信号増幅回路は、簡単な抵抗分圧回路のみで加算器が構成される。
第6の実施例に係る信号増幅回路の各部の動作は、第5の実施例と同じであり、各部の動作波形は、第5の実施例と同様に図12、図13、図14、図15に示される。また、公知技術の問題点が解決される理由も第5の実施例と同様である。
図17は、本発明の第7の実施例に係る信号増幅回路の構成を示すブロック図である。図17の増幅部10fにおいて、差動増幅器40Aは、ピーク値ホールド回路11の出力信号からピーク値ホールド回路12の出力信号を減じており、正転増幅器15Aおよび正転増幅器16Aがいずれも差動型である。また、図10に示す加算器13aに代えて、一端に正相入力信号VINPが与えられ他端を差動正転増幅器15Aの正相入力端子に接続した抵抗31と、一端をピーク値ホールド回路12の出力に接続し他端を差動正転増幅器15Aの正相入力端子に接続した抵抗34とを備える。また、一端を差動増幅器40Aの出力が与えられ他端を差動正転増幅器15Aの逆相入力端子に接続した抵抗39aを備える。さらに、図10に示す加算器14aに代えて、一端に逆相入力信号VINNが与えられ他端を差動正転増幅器16Aの正相入力端子に接続した抵抗32と、一端をピーク値ホールド回路11の出力に接続し他端を差動正転増幅器16Aの正相入力端子に接続した抵抗33とを備える。また、一端を差動増幅器40Aの出力が与えられ他端を差動正転増幅器16Aの逆相入力端子に接続した抵抗39bを備える。ここで、抵抗31と抵抗34と抵抗39aの値が等しく、抵抗32と抵抗33と抵抗39bの値が等しく、また差動増幅器40Aの利得が1/2であるものとする。なお、図17において、図10の加算器13a、14a、差動正転増幅器15、16以外の構成は、図10と同一である。このように第7の実施例に係る信号増幅回路も、簡単な抵抗分圧回路のみで加算器が構成される。
第7の実施例に係る信号増幅回路の各部の動作は、第5の実施例と同じであり、各部の動作波形は、第5の実施例と同様に図12、図13、図14、図15に示される。また、公知技術の問題点が解決される理由も第5の実施例と同様である。
図18は、本発明の第8の実施例に係る信号増幅回路の構成を示すブロック図である。図18の増幅部10gにおいて、図17の差動正転増幅器15Aの代わりに、増幅部10gの逆相出力信号VOUT1Nを出力する差動反転増幅器37Aと差動反転増幅器37Aの正相入力と出力を接続する抵抗35とで構成されるトランスインピーダンス増幅器が用いられる。図17の差動正転増幅器16Aの代わりに、増幅部10gの逆相出力信号VOUT1Pを出力する差動反転増幅器38Aと差動反転増幅器38Aの正相入力と出力を接続する抵抗35とで構成されるトランスインピーダンス増幅器が用いられる。これらトランスインピーダンス増幅器以外の構成は、第7の実施例と同一である。
本発明の第8の実施例に係る信号増幅回路の各部の動作は、第5および第6の実施例と同じであり、各部の動作波形は第5および第6の実施例と同様に図12、図13、図14、図15に示される。また、公知技術の問題点が解決される理由も第5および第6の実施例と同様である。
ところで、第5、第6、第7の実施例では、正転増幅器15、16もしくは差動正転増幅器15A、16Aの入力ノードのインピーダンスが高くなるため、入力ノードにおいて寄生容量による帯域低下が起こりやすく、実用的な動作速度の上限は、1Gbps程度である。これに対し、第8の実施例では、入力ノードにトランスインピーダンス増幅器が接続されるために入力ノードのインピーダンスが低く保たれることは第3の実施例と同様である。したがって、入力ノードにおける寄生容量による帯域低下が軽減され、2Gbpsを大幅に上回る高速動作の実現も容易となる。
図19は、本発明の第9の実施例に係る信号増幅回路の構成を示すブロック図である。図19において、図10の増幅部10d内のピーク値ホールド回路11、12、増幅部20内のピーク値ホールド回路21、22の代わりに、それぞれ、増幅部10h内のボトム値ホールド回路11A、12A、増幅部20A内のボトム値ホールド回路21A、22Aが用いられる。ピーク値ホールド回路の代わりにボトム値ホールド回路が用いられること以外の構成は、第5の実施例と同一である。
図20、図21は、光検出器1がテールを伴った電流信号IPDを出力し、かつ、受信対象とする光信号電流の振幅がテールよりも小さい場合の図19における各部の動作波形を示す図である。ピーク値ホールド回路の代わりにボトム値ホールド回路が用いられているため、各部の包絡線において、図13で単調増加であったものは、図21では単調減少となる。ボトム値検出回路は、単調減少となる包絡線をとらえることで、実施例5と同様に高精度な単極性信号/双極性信号変換を実現している。なお、正相入力信号VINPおよび逆相入力信号VINNの高周波信号振幅がテールの振幅よりも十分大きい場合には、増幅部10hは、実質的に単極性信号/双極性信号変換回路として機能することも実施例5と同様である。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明によれば、光加入者PONシステムの局側受信器等に適用できる。
1 光検出器
2 トランスインピーダンス増幅器
3 レファレンス電圧生成部
4 シングルエンド/差動変換回路
5 コンパレータ
10、10a、10b、10c、10d、10e、10f、10g、10h、20、20c、20A 増幅部
11、12、21、22 ピーク値ホールド回路
11A、12A、21A、22A ボトム値ホールド回路
13、14、13a、14a、23、24 加算器
15、16 正転増幅器
15A、16A 差動正転増幅器
29、40、40A 差動増幅器
31、32、33、34、35、36、39a、39b 抵抗
37、38 反転増幅器
37A、38A 差動反転増幅器
IPD 電流信号
ADD1P、AA1N、ADD2P、ADD2N、PD1P、PD1N、PD2P、PD2N、VOUT2N、VOUT2P 出力信号
VINN 逆相入力信号
VINP 正相入力信号
VOUT1N 逆相出力信号
VOUT1P 正相出力信号
2 トランスインピーダンス増幅器
3 レファレンス電圧生成部
4 シングルエンド/差動変換回路
5 コンパレータ
10、10a、10b、10c、10d、10e、10f、10g、10h、20、20c、20A 増幅部
11、12、21、22 ピーク値ホールド回路
11A、12A、21A、22A ボトム値ホールド回路
13、14、13a、14a、23、24 加算器
15、16 正転増幅器
15A、16A 差動正転増幅器
29、40、40A 差動増幅器
31、32、33、34、35、36、39a、39b 抵抗
37、38 反転増幅器
37A、38A 差動反転増幅器
IPD 電流信号
ADD1P、AA1N、ADD2P、ADD2N、PD1P、PD1N、PD2P、PD2N、VOUT2N、VOUT2P 出力信号
VINN 逆相入力信号
VINP 正相入力信号
VOUT1N 逆相出力信号
VOUT1P 正相出力信号
Claims (22)
- 正相入力信号を入力とする第1のレベル保持回路と、
逆相入力信号を入力とする第2のレベル保持回路と、
前記正相入力信号と前記第2のレベル保持回路の出力信号とを加算する第1の加算器と、
前記逆相入力信号と前記第1のレベル保持回路の出力信号とを加算する第2の加算器と、
前記第1の加算器の出力信号を増幅する第1の増幅器と、
前記第2の加算器の出力信号を増幅する第2の増幅器と、
を備えることを特徴とする信号増幅回路。 - 請求項1記載の信号増幅回路において、
前記第1の加算器は、前記正相入力信号と前記第2のレベル保持回路の出力信号とに、さらに、前記第2のレベル保持回路の出力信号と前記第1のレベル保持回路の出力信号の差信号に一定の利得を乗じた信号とを加算し、
前記第2の加算器は、前記逆相入力信号と前記第1のレベル保持回路の出力信号とに、さらに、前記差信号に一定の利得を乗じた信号とを加算することを特徴とする信号増幅回路。 - 請求項2記載の信号増幅回路において、
前記一定の利得が0以上かつ1以下であることを特徴とする信号増幅回路。 - 請求項3記載の信号増幅回路において、
前記一定の利得が0.29以上かつ0.71以下であることを特徴とする信号増幅回路。 - 請求項4記載の信号増幅回路において、
前記一定の利得が0.5であることを特徴とする信号増幅回路。 - 請求項1記載の信号増幅回路において、
前記第1の加算器は、一端に前記正相入力信号を与え、他端に前記第2のレベル保持回路の出力信号を与え、中間ノードを前記第1の増幅器の入力に接続する、縦続接続される第1の抵抗素子対で構成され、
前記第2の加算器は、一端に前記逆相入力信号を与え、他端に前記第1のレベル保持回路の出力信号を与え、中間ノードを前記第2の増幅器の入力に接続する、縦続接続される第2の抵抗素子対で構成されることを特徴とする信号増幅回路。 - 請求項6記載の信号増幅回路において、
前記第1の抵抗素子対の2つの抵抗値が互いに相等しく、
前記第2の抵抗素子対の2つの抵抗値が互いに相等しいことを特徴とする信号増幅回路。 - 請求項2記載の信号増幅回路において、
前記第2のレベル保持回路の出力信号と前記第1のレベル保持回路の出力信号の差信号を出力する第1の差動増幅器を備え、
前記第1の加算器は、
一端に前記正相入力信号を与え、他端を前記第1の増幅器の入力に接続した第1の抵抗素子と、
一端に前記第2のレベル保持回路の出力を与え、他端を前記第1の増幅器の入力に接続した第2の抵抗素子と、
一端に前記第1の差動増幅器の出力を与え、他端を前記第1の増幅器の入力に接続した第3の抵抗素子と、
からなる第1の抵抗素子回路で構成され、
前記第2の加算器は、
一端に前記逆相入力信号を与え、他端を前記第2の増幅器の入力に接続した第4の抵抗素子と、
一端に前記第1のレベル保持回路の出力を与え、他端を前記第2の増幅器の入力に接続した第5の抵抗素子と、
一端に前記第1の差動増幅器の出力を与え、他端を前記第2の増幅器の入力に接続した第6の抵抗素子と、
からなる第2の抵抗素子回路で構成されることを特徴とする信号増幅回路。 - 請求項2記載の信号増幅回路において、
前記第1のレベル保持回路の出力信号と前記第2のレベル保持回路の出力信号の差信号を出力する第1の差動増幅器を備え、
前記第1および第2の増幅器はいずれも差動型であり、
前記第1の加算器は、
一端に前記正相入力信号を与え、他端を前記第1の増幅器の正相入力に接続した第1の抵抗素子と、
一端に前記第2のレベル保持回路の出力を与え、他端を前記第1の増幅器の正相入力に接続した第2の抵抗素子と、
一端に前記第1の差動増幅器の出力を与え、他端を前記第1の増幅器の逆相入力に接続した第3の抵抗素子と、
からなる第1の抵抗素子回路で構成され、
前記第2の加算器は、
一端に前記逆相入力信号を与え、他端を前記第2の正相増幅器の入力に接続した第4の抵抗素子と、
一端に前記第1のレベル保持回路の出力を与え、他端を前記第2の正相増幅器の入力に接続した第5の抵抗素子と、
一端に前記第1の差動増幅器の出力を与え、他端を前記第2の増幅器の逆相入力に接続した第6の抵抗素子と、
からなる第2の抵抗素子回路で構成されることを特徴とする信号増幅回路。 - 請求項8または9記載の信号増幅回路において、
前記第1および第2の抵抗素子の抵抗値が互いに相等しく、
前記第3の抵抗素子の抵抗値と前記第1の差動増幅器の利得との積が前記第1または第2の抵抗素子の抵抗値に対して所定の値であり、
前記第4および第5の抵抗素子の抵抗値が互いに相等しく、
前記第6の抵抗素子の抵抗値と前記第1の差動増幅器の利得との積が前記第4または第5の抵抗素子の抵抗値に対して前記所定の値であって、
前記所定の値は、0以上かつ1以下の値であることを特徴とする信号増幅回路。 - 請求項10記載の信号増幅回路において、
前記所定の値は、0.29以上かつ0.71以下であることを特徴とする信号増幅回路。 - 請求項11記載の信号増幅回路において、
前記所定の値は、0.5であることを特徴とする信号増幅回路。 - 請求項8または9記載の信号増幅回路において、
前記第1の差動増幅器の利得が0以上かつ1以下であり、
前記第1、第2、第3の抵抗素子の抵抗値が互いに相等しく、
前記第4、第5、第6の抵抗素子の抵抗値が互いに相等しいことを特徴とする信号増幅回路。 - 請求項13記載の信号増幅回路において、
前記第1の差動増幅器の利得が0.29以上かつ0.71以下であることを特徴とする信号増幅回路。 - 請求項14記載の信号増幅回路において、
前記第1の差動増幅器の利得が0.5であることを特徴とする信号増幅回路。 - 前記第1および第2の増幅器の利得が等しいことを特徴とする請求項1乃至15のいずれか一に記載の信号増幅回路。
- 請求項1乃至16のいずれか一に記載の信号増幅回路を初段増幅部とし、
前記初段増幅部が出力する正相出力信号を入力とする第3のレベル保持回路と、
前記初段増幅部が出力する逆相出力信号を入力とする第4のレベル保持回路と、
前記正相出力信号と第4のレベル保持回路の出力信号とを加算する第3の加算器と、
前記逆相出力信号と第3のレベル保持回路の出力信号とを加算する第4の加算器と、
前記第3の加算器の出力信号と前記第4の加算器の出力信号との差信号を増幅する第2の差動増幅器と、
をさらに備えることを特徴とする信号増幅回路。 - 請求項1乃至16のいずれか一に記載の信号増幅回路において、
前記第1の増幅器は、前記正相出力信号を出力する正転増幅器であり、
前記第2の増幅器は、前記逆相出力信号を出力する正転増幅器であることを特徴とする信号増幅回路。 - 請求項1乃至16のいずれか一に記載の信号増幅回路において、
前記第1の増幅器は、前記逆相出力信号を出力する反転増幅器であり、
前記第2の増幅器は、前記正相出力信号を出力する反転増幅器であることを特徴とする信号増幅回路。 - 請求項19記載の信号増幅回路において、
前記第1の反転増幅器の入出力間、および、前記第2の反転増幅器の入出力間にそれぞれ抵抗素子が接続されていることを特徴とする信号増幅回路。 - 請求項17記載の信号増幅回路において、
前記第1〜第4のレベル保持回路は、入力する信号のピークおよびボトムのいずれか一方の値を保持することを特徴とする信号増幅回路。 - 光検出器と、前記光検出器の出力電流を差動出力信号に変換する前置増幅器と、請求項1乃至21のいずれか一に記載の信号増幅回路とを備え、
前記前置増幅器は、前記差動出力信号を前記正相入力信号および前記逆相入力信号として前記信号増幅回路に出力することを特徴とする光受信器。
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