JP3881293B2

JP3881293B2 - 瞬時応答増幅回路

Info

Publication number: JP3881293B2
Application number: JP2002247949A
Authority: JP
Inventors: 俊二木村; 顕岡田; 潤遠藤; 安弘鈴木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-08-28
Filing date: 2002-08-28
Publication date: 2007-02-14
Anticipated expiration: 2022-08-28
Also published as: JP2004088525A

Description

【０００１】
【発明の属する技術分野】
本発明は、光パケット信号等の間欠的に受信される光信号に瞬時に応答し、歪みの少ない良好な増幅信号を差動出力する瞬時応答増幅回路に関する。
【０００２】
【従来の技術】
光パケット信号などを取り扱う光ネットワークでは、パケット毎に異なる光強度の信号が受信されるため、受信器には信号を等化増幅する増幅回路が必要になる。光信号を受光するフォトダイオードなどの受光素子は、一般に１チャネルにつき１つしか使用されないので、フォトダイオードの出力する電流信号を電圧信号に変換するインピーダンス変換増幅回路には、入出力が単一のシングルエンド型増幅回路が用いられている。しかしながら増幅回路の動作安定性の向上、論理回路とのインターフェイスの整合性向上などを目的として、インピーダンス変換増幅回路よりも後段の増幅段には差動型の回路構成が使用されるようになった。
【０００３】
差動増幅回路が正常に動作するには、インピーダンス変換増幅回路の出力が接続されていない側の入力端子に、入力される信号の中間レベルの参照電位を与える必要があり、この参照電位が中間レベルからずれた場合には、出力信号の振幅低下やデューティ変動などの歪みが発生し、信号の品質が低下してしまう。すなわち、瞬時応答増幅回路は受信した光強度の異なるパケット信号から、瞬時に最適な参照電位を抽出し、良好な差動信号を出力する機能を有する必要がある。
【０００４】
図１３に、従来の典型的な瞬時応答増幅回路の例を示す。図１３において、１は入力端子、２は差動増幅回路、３は最高電位保持回路、４は最低電位保持回路、５、５’は同値の抵抗、６，７は差動増幅回路の入力端子、８，９は差動増幅回路の出力端子、１０，１１はリセット信号入力端子を示す。
【０００５】
インピーダンス変換増幅回路の出力信号は、入力端子１から差動増幅回路２の入力端子６に入力される。一方、入力端子１で分岐された信号は、最高電位保持回路３と最低電位保持回路４に入力され、瞬時に信号の最高電位と最低電位が抽出、保持される。保持された最高電位と最低電位から２個の抵抗５、５’による分割によって中間電位を作り出し、差動増幅回路２の入力端子７に入力することにより、良好な差動出力を得ることができる。
【０００６】
【発明が解決しようとする課題】
従来の瞬時応答増幅回路は、前述したように高速な電位保持回路を必要とするが、一般に電位保持回路は容量への電荷蓄積により電位を保持する構成をとるので、高速な応答性能を持たせる場合には非常に小さな容量で構成することになり、保持力の低下が生じるという課題があった。また電位保持回路を用いる構成では、次のパケット信号が入力されるまでに保持電位をリセットする必要があり、システムの構成が複雑になるという課題があった。
【０００７】
さらに、従来の瞬時応答増幅回路は、その動作原理から、インピーダンス変換増幅回路の出力端子と瞬時応答増幅回路の入力端子１を直流結合する必要がある。これは、結合容量を用いて接続した場合、結合容量の過渡現象によって信号の中間レベルが時間とともに大きく変動してしまうためである。このため増幅器の直流利得が増加し、動作の安定性が失われたり、低周波雑音が増加したりするという課題があった。
【０００８】
本発明の目的は、電位保持回路を不要にして上記した課題を解決した瞬時応答増幅回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１にかかる発明は、入力信号のビット幅数ビット分から数十ビット分程度の時定数を有し、信号の入力開始から前記時定数程度の時間で瞬時に入力信号の平均値を検出して電位を保持することなく出力する平均値検出回路と、差動型振幅制限増幅回路とを有し、前記平均値検出回路の出力端子を前記差動型振幅制限増幅回路の差動入力端子の一方の入力端子に接続し、前記平均値検出回路の入力端子と前記差動型振幅制限増幅回路の他方の入力端子を入力端子対とし、前記差動型振幅制限増幅回路の差動出力端子を出力端子対とする基本増幅段を構成し、該基本増幅段を２段縦続接続し、１段目の基本増幅段の入力端子対に信号を同相入力することを特徴とする瞬時応答増幅回路とした。
【００１０】
請求項２にかかる発明は、請求項１に記載の瞬時応答増幅回路において、前記差動型振幅制限増幅回路の信号入力経路に電圧振幅を調整する電圧振幅調整回路を挿入したことを特徴とする瞬時応答増幅回路とした。
【００１１】
請求項３にかかる発明は、請求項２に記載の瞬時応答増幅回路において、前記電圧振幅調整回路は、前記差動型振幅制限増幅回路の前記平均値検出回路が接続された側と反対側の入力端子に入力する信号の振幅を低減させる回路であることを特徴とする瞬時応答増幅回路とした。
【００１２】
請求項４にかかる発明は、請求項２に記載の瞬時応答増幅回路において、前記電圧振幅調整回路は、前記差動型振幅制限増幅回路の前記平均値検出回路が接続された側の入力端子に入力する信号の最低電位を引き上げる回路であることを特徴とする瞬時応答増幅回路とした。
【００１３】
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の瞬時応答増幅回路において、瞬時応答増幅回路の入力部又は前記基本増幅段間のいずれか一方もしくは両方を結合容量を用いて接続したことを特徴とする瞬時応答増幅回路とした。
【００１４】
【発明の実施の形態】
本発明は、差動型振幅制限増幅回路の差動入力端子の一方に入力信号のビット幅数ビット分から数十ビット分程度の時定数を有する平均値検出回路を接続した基本増幅段を構成し、その基本増幅段を２段縦続接続することで、平均値検出回路の高速動作による波形歪みを補償し、適正な差動出力信号が得られるようにするものである。
【００１５】
この結果、本発明では従来に比べて電位保持回路を必要としないので、高速な電位保持回路構成上の問題を回避でき、かつシステム構成上リセットを必要としない瞬時応答増幅回路を実現することができる。また、本発明は瞬時応答増幅回路の入力部もしくは基本増幅段間を容量結合しても有効であるため、直流結合による回路動作の不安定性や雑音の増加のない瞬時応答増幅回路を実現することができる。
【００１６】
［第１の実施形態］
図１は第１の実施形態の瞬時応答増幅回路を示すブロック図である。図１において、１は入力端子、１２Ａ，１２Ｂは差動型振幅制限増幅回路、１３Ａ，１３Ｂは時定数が信号のビット幅数ビット分から数十ビット分程度に設定された平均値検出回路、１４，１５は１段目の差動型振幅制限増幅回路１２Ａの入力端子、１６，１７は１段目の差動型振幅制限増幅回路１２Ａの出力端子、１８，１９は２段目の差動型振幅制限増幅回路１２Ｂの入力端子、２０，２１は２段目の差動型振幅制限増幅回路１２Ｂの出力端子、２２，２３は差動出力端子、２４，２５は電源もしくは電気的接地、２６は第１の基本増幅段、２７は第２の基本増幅段を示す。
【００１７】
図２に図１で示した平均値検出回路１３Ａ，１３Ｂの具体例を示す。図２において、２８は抵抗、２９は容量、３０は入力端子、３１は出力端子を示す。
【００１８】
図３に図１に示した第１の実施形態の瞬時応答増幅回路の動作波形を示す。図３において、(a)は１段目の差動型振幅制限増幅回路１２Ａの入力信号波形図、(b)は２段目の差動型振幅制限増幅回路１２Ｂの入力信号波形図、(c)は差動出力端子２２，２３の差動出力信号波形図、(d)は差動出力信号波形のパケット先頭部分拡大図、(e)は差動出力信号波形のパケット信号中央部分拡大図、(f)は差動出力信号波形の連続符号後の交番信号部分拡大図、１４’、１５’、１８’、１９’、２２’、２３’は図１の１４、１５，１８，１９，２２，２３で示した端子の電圧波形を示す。
【００１９】
入力端子１から入力された電圧信号１４’は、１段目の差動型振幅制限増幅回路１２Ａの入力端子１４に入力されると同時に平均値検出回路１３Ａに入力され、その出力電圧信号１５’は１段目の差動型振幅制限増幅回路１２Ａの入力端子１５に入力される。ここで、平均値検出回路１３Ａの時定数は信号のビット幅数ビット分から数十ビット分程度に設定されており、信号入力開始からその時定数程度の時間で瞬時に平均値を検出することができる。
【００２０】
しかしながら、図３の１段目の差動型振幅制限増幅回路１２Ａの入力端子１５の電圧波形１５’からも明らかなように、高速に応答する平均値検出回路１３Ａは信号の符号にある程度反応してしまう。これは特に連続符号が入力された場合に顕著であり、平均値検出回路１３Ａの出力電位は”１”連続の場合は高電位側に、”０”連続の場合は低電位側に引き寄せられてしまう。この平均値検出回路１３Ａの高速動作は、差動型振幅制限増幅回路１２Ａの参照電位に必要以上の変動を与えてしまうしまうため、振幅制隈増幅回路１２Ａの出力波形に歪みやデューティ変動を生じさせてしまう。
【００２１】
そこで、本発明では２段目の差動型振幅制限増幅回路１２Ｂと平均値検出回路１３Ｂを用いて、この歪みやデューティ変動を補償している。以下に２段目の基本増幅段２７での動作を説明する。１段目の差動型振幅制限増幅回路１２Ａの出力端子１６，１７から出力された信号は、上記に示した歪みやデューティ変動が生じた波形となってはいるが、差動型振幅制限増幅回路１２Ａの振幅制限機能が有効な入力信号振幅範囲の信号であれば、出力波形の振幅は一定値に制限されて出力される。このため出力端子１７の出力信号を２段目の平均値検出回路１３Ｂに入力した場合、１段目の差動型振幅制限増幅回路１２Ａの入力端子１５に入力された参照電位波形の電圧１５’を上下反転させた波形とほぼ等しい波形の電圧１９’が出力される。この波形の電圧１９’を２段目の差動型振幅制限増幅回路１２Ｂの入力端子１９に入力し、２段目の差動型振幅制限増幅回路１２Ｂの入力電圧１８’に対する参照電位として差動増幅動作をさせると、１段目の差動型振幅制限増幅回路１２Ａで生じた歪みやデューティ変動のほぼ逆の歪みやデューティ変動を生じさせることができるため、２段目の差動型振幅制限増幅回路１２Ｂの差動出力電圧２２’，２３’は歪みやデューティ変動の少ない良好な波形となる。
【００２２】
図３の(d)〜(f)に差動出力電圧２２’，２３’の波形を拡大して示す。パケット先頭部分(d)、パケット信号中央部分(e)、連続符号後の交番連続符号部分(f)などにおいても、歪みやデューティ変動の少ない良好な波形が得られることがわかる。
【００２３】
［第２の実施形態］
図４に第２の実施形態の瞬時応答増幅回路を示す。図１と同じものには同じ符号を付けた。この実施形態では、２段目の平均値検出回路１３Ｂを１段目の差動型振幅制限増幅回路１２Ａの出力端子１６と２段目の差動型振幅制限増幅回路１２Ｂの入力端子１８の間に挿入したものを示している。出力端子１６の出力信号を２段目の平均値検出回路１３Ｂに入力すると、その出力は１段目の平均値検出回路１３Ａの出力信号とほぼ等しい波形となる。この波形を２段目の差動型振幅制限増幅回路１２Ｂの入力端子１８に入力し、もう一方の入力端子１９には１段目の差動型振幅制限増幅回路１２Ａの出力端子１７から出力される反転出力信号を入力することにより、第１の実施形態と同様の効果が得られる。
【００２４】
このように、本発明の瞬時応答増幅回路では、差動端子対の一方であればどちら側に平均値検出回路が挿入されていても有効であり、全ての基本増幅段で任意に選択できる。
【００２５】
［第３の実施形態］
図５に第３の実施形態の瞬時応答増幅回路を示す。図５において、図１におけるものと同じものには同じ符号を付けた。３２Ａ，３２Ｂは電圧振幅調整回路を示す。図６にこの電圧振幅調整回路３２Ａ，３２Ｂの具体例を示す。図６において、３３は抵抗、３４は入力端子、３５は出力端子を示す。
【００２６】
本発明の瞬時応答増幅回路ではその動作原理から明らかなように、平均値検出回路の出力する参照電位の変動幅が、平均値検出回路の出力端子が接続されていない側の差動型振幅制限増幅回路の入力端子に入力される信号の振幅内に入っていなければならない。平均値検出回路の出力電位幅は、平均値検出回路の入出力間インピーダンスと差動型振幅制限増幅回路の入力インピーダンスの比で決まり、平均値検出回路の入出力間インピーダンスが差動型振幅制限増幅回路の入力インピーダンスに対して無視できないほど大きい場合には、出力電位幅が低下するとともに、差動型振幅制限増幅回路の入力端子の直流電位に応じて、出力する参照電位全体が上下にシフトする。このシフトにより平均値検出回路の出力最低電位が、平均値検出回路の出力端子が接続されていない側の差動型振幅制限増幅回路の入力端子に入力される信号の最低電位を下回った場合には、正常動作ができなくなる。
【００２７】
図６に示した電圧振幅調整回路３２Ａ，３２Ｂは抵抗３３からなり、抵抗値は図２に示した平均値検出回路１３Ａ，１３Ｂの抵抗２８と同じ値とする。これを図５に示すように、平均値検出回路１３Ａ，１３Ｂが接続されていない側に接続することにより、差動型振幅制限増幅回路１２Ａ，１２Ｂに入力される信号の振幅を平均値検出回路１３Ａ，１３Ｂの出力する参照電位変動幅に合わせることができる。
【００２８】
［第４の実施形態］
図７に第４の実施形態の瞬時応答増幅回路を示す。図７において、図１と同じものには同じ符号を付けた。３６Ａ，３６Ｂはもう一つの電圧振幅調整回路、３７，３８は電源もしくは電気的接地を示す。図８に、もう一つの電圧振幅調整回路３６Ａ，３６Ｂの具体例を示す。図８において、３９，４０は抵抗、４１は入力端子、４２は出力端子を示す。
【００２９】
本実施形態では、電圧振幅調整回路３６Ａ，３６Ｂの電源もしくは電気的接地３７，３８に信号の最低電位レベルより高い電位を与えることで、平均値検出回路１３Ａ，１３Ｂに入力される信号の最低電位を引き上げ、出力する参照電位の最低電位を上げることができる。また、電圧振幅調整回路３６Ａ，３６Ｂ内の抵抗３９により、電圧振幅調整回路３６Ａ，３６Ｂの出力信号は電位幅が低下するため、差動型振幅制限増幅回路の入力端子１４，１８に入力される信号の振幅内に入れることが容易となる。ただし、平均値検出回路１３Ａ，１３Ｂによる出力電位幅の低下が充分な場合には、抵抗３９は短絡としても良い。
【００３０】
［第５の実施形態］
図９に第５の実施形態の瞬時応答増幅回路を示す。図９において、図５、図７と同じものには同じ符号を付けた。４３，４４は電源もしくは電気的接地を示す。図５における電圧振幅調整回路３２Ａ，３２Ｂと図７で説明したのと同じもう一つの電圧振幅調整回路３６Ａ、３６Ａ’、３６Ｂ、３６Ｂ’を共存させた例で、回路設計の自由度を高めることができる。
【００３１】
図５と図７では、電圧振幅調整回路３２Ａ，３２Ｂやもう一つの電圧振幅調整回路３６Ａ，３６Ｂを全ての基本増幅段に使用した例を示したが、必ずしも全ての基本増幅段に使用する必要はなく、少なくとも１つの基本増幅段に使用すれば効果が得られる。図７におけるもう一つの電圧振幅調整回路３６Ａ，３６Ｂは図９のように基本増幅段の入力端子対の両方に使用しても良い。
【００３２】
また図７と図９では、もう一つの電圧振幅調整回路３６Ａ，３６Ａ’，３６Ｂ，３６Ｂ’を平均値検出回路１３Ａ，１３Ｂや電圧振幅調整回路３２Ａ，３２Ｂの入力端子側に接続した例を示したが、平均値検出回路１３Ａ，１３Ｂや電圧振幅調整回路３２Ａ，３２Ｂと差動型振幅制限増幅回路１２Ａ，１２Ｂの間に挿入しても同じ効果が得られる。
【００３３】
さらに図９では、もう一つの電圧振幅調整回路３６Ａ，３６Ａ’，３６Ｂ，３６Ｂ’を全ての基本増幅段の差動入力端子対部分に挿入した例を示したが、必ずしも全ての入力端子に対して使用する必要はなく、少なくとも電圧振幅調整回路３６Ａ，３６Ｂのどちらか一方が挿入されていれば同じ効果が得られる。
【００３４】
［第６の実施形態］
図１０に第６の実施形態の瞬時応答増幅回路を示す。図１０において、図１と同じものには同じ符号を付けた。４５Ａ，４５Ａ’，４５Ｂ，４５Ｂ’は結合容量、４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’はバイアス回路、４７〜５０は電源もしくは電気的接地を示す。図１１にバイアス回路４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’の具体例を示す。図１１において、５１はインダクタ、５２は入力端子、５３は出力端子を示す。
【００３５】
図１２に図１０に示した瞬時応答増幅回路の動作波形を示す。図中の記号は図３と同様のものを示し、１４’，１５’１８’，１９’，２２’，２３’は図１０の１４，１５，１８，１９，２２，２３で示した端子の電圧波形を示す。結合容量４５Ａ，４５Ａ’，４５Ｂ，４５Ｂ’と基本増幅段２６，２７の入力インピーダンスによる時定数を平均値検出回路１３Ａ，１３Ｂの時定数より十分大きく設計すれば、平均値検出回路１３Ａ，１３Ｂは結合容量４５Ａ，４５Ａ’，４５Ｂ，４５Ｂ’の過渡現象による信号の中間電位の変動に対して追随できるので、１段目の基本増幅段２６の平均値検出回路１３Ａは正常に参照電位を発生し、問題なく動作する。
【００３６】
ここで、１段目の差動型振幅制限増幅回路１２Ａの入力端子１４，１５にバイアス回路４６Ａ，４６Ａ’を通じて同じ電位が与えられている場合には、待機時（無信号状態）や平均値検出回路１３Ａの時定数以上の長さの連続符号が入力された際などに、１段目の基本増幅段２６の出力電位は差動型振幅制限増幅回路１２Ａの中間電位に引き寄せられる。この動作により、パケットの先頭部分や連続符号後のデータ入力に対し、１段目の基本増幅段２６の出力は振幅が半分程度となってしまう（図１２(b)）。１段目の基本増幅段２６の出力信号は差動信号であるので、基本増幅段間の容量結合は２段目の基本増幅段２７の差動入力信号の中間電位間を大きく引き離すことになるが、先頭部分の振幅が小さいことからこの効果が補償（緩和）されることとなり、若干パケット先頭部分や連続符号後に歪みやデューティ変動が残るものの、基本的には直流結合時と同様に動作させることができる（図１２(d)〜(f)）。
【００３７】
図１０では便宜上、瞬時応答増幅回路の入力部と基本増幅段間の両方を容量結合した例を示したが、どちらか一方でも良い。差動型振幅制限増幅回路１２Ａ，１２Ｂの平均値検出回路１３Ａ，１３Ｂが接続されていない側の入力端子には、本発明の第３の実施形態（図５）と同様に電圧振幅調整回路３２Ａ，３２Ｂを使用しても良い。また、バイアス回路４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’は図９におけるもう一つの電圧振幅調整回路３６Ａ，３６Ａ’，３６Ｂ，３６Ｂ’と同様に平均値検出回路１３Ａ，１３Ｂや電圧振幅調整回路３２Ａ，３２Ｂと差動型振幅制限増幅回路１２Ａ，１２Ｂの間に挿入しても良い。さらに、バイアス回路４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’は抵抗やもう一つの電圧振幅調整回路３６Ａ，３６Ａ’，３６Ｂ，３６Ｂ’で代用しても良く、回路の入出力間でインピーダンス整合が必要な場合には、インピーダンス整合回路を用いてバイアスを供給しても良い。差動型振幅制限増幅回路１２Ａ，１２Ｂの内部にインピーダンス整合回路が内蔵されている場合や、部分的に直流結合されている場合は、バイアス回路４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’が必ずしも全ての入力部に接続されている必要はない。
【００３８】
［その他の実施形態］
以上説明した第１〜第６の実施形態の瞬時応答増幅回路において、入力端子１は便宜上入力端子対として２個に分けて表現されているが、入力端子対間を短絡し、１つの入力端子としても良い。また、第１〜第６の実施形態において、瞬時応答増幅回路の入力部、もしくは基本増幅段２６，２７間でインピーダンス整合を必要とするときは、インピーダンス整合回路を使用してよい。
【００３９】
第３〜第６の実施形態の瞬時応答増幅回路では、便宜上全ての基本増幅段で差動型振幅制限増幅回路１２Ａ，１２Ｂの入力端子１５，１９側に平均値検出回路１３Ａ，１３Ｂを接続した例を示したが、図４に示した第２の実施形態と同様の理由で差動端子対の一方であればどちら側に平均値検出回路１３Ａ，１３Ｂが挿入されていても有効であり、全ての基本増幅段で任意に選択できる。
【００４０】
さらに、図２に示した平均値検出回路１３Ａ，１３Ｂ、図６で示した電圧振幅調整回路３２Ａ，３２Ｂ、図８で示したもう一つの電圧振幅調整回路３６Ａ，３６Ｂ、図１１で示したバイアス回路４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’は同様の機能を提供するかぎり任意の回路構成で有効である。また全ての回路図内で複数箇所使用されている添字Ａ，Ｂ，Ａ’，Ｂ’で区別された同一数字の回路ブロックは、同様の機能を提供するかぎり厳密に同じ回路構成である必要はない。
【００４１】
【発明の効果】
以上説明したように、本発明の瞬時応答増幅回路は従来に比べて電位保持回路を必要としないので、高速な電位保持回路構成上の問題を回避でき、かつシステム構成上リセットを必要としない。また、本発明は基本増幅段間を容量結合しても有効であるため、直流結合による回路動作の不安定性や雑音の増加のない瞬時応答増幅回路を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態の瞬時応答増幅回路のブロック図である。
【図２】図１における平均値検出回路の具体例の回路図である。
【図３】図１の瞬時応答増幅回路の動作波形を示す図で、(a)は１段目の差動型振幅制限増幅回路の入力信号波形図、(b)は２段目の差動型振幅制限増幅回路の入力信号波形図、(c)は差動出力信号波形図、(d)は差動出力信号波形のパケット先頭部分拡大図、(e)は差動出力信号波形のパケット信号中央部分拡大図、(f)は差動出力信号波形の連続符号後の交番信号部分拡大図である。
【図４】第２の実施形態の瞬時応答増幅回路のブロック図である。
【図５】第３の実施形態の瞬時応答増幅回路のブロック図である。
【図６】図５における電圧振幅調整回路の具体例の回路図である。
【図７】第４の実施形態の瞬時応答増幅回路のブロック図である。
【図８】図７における電圧振幅調整回路の具体例の回路図である。
【図９】第５の実施形態の瞬時応答増幅回路のブロック図である。
【図１０】第６の実施形態の瞬時応答増幅回路のブロック図である。
【図１１】図１０におけるバイアス回路の具体例の回路図である。
【図１２】図１０の瞬時応答増幅回路の動作波形を示す図で、(a)は１段目の差動型振幅制限増幅回路の入力信号波形図、(b)は２段目の差動型振幅制限増幅回路の入力信号波形図、(c)は差動出力信号波形図、(d)は差動出力信号波形のパケット先頭部分拡大図、(e)は差動出力信号波形のパケット信号中央部分拡大図、(f)は差動出力信号波形の連続符号後の交番信号部分拡大図である。
【図１３】従来の瞬時応答増幅回路のブロック図である。
【符号の説明】
１：入力端子
２：差動増幅回路
３：最高電位保持回路
４：最低電位保持回路
５、５’：抵抗
６，７：差動増幅回路の入力端子
８，９：差動増幅回路の出力端子
１０，１１：リセット信号入力端子
１２Ａ，１２Ｂ：差動型振幅制限増幅回路
１３Ａ，１３Ｂ：平均値検出回路
１４，１５：１段目の差動型振幅制限増幅回路１２Ａの入力端子
１４’，１５’：端子１４，１５の電圧波形
１６，１７：１段目の差動型振幅制限増幅回路１２Ａの出力端子
１８，１９：２段目の差動型振幅制限増幅回路１２Ｂの入力端子
１８’，１９’：端子１８，１９の電圧波形
２０，２１：２段目の差動型振幅制増幅幅回路１２Ｂの出力端子
２２，２３：差動出力端子
２２’，２３’：端子２２，２３の電圧波形
２４，２５：電源もしくは電気的接地
２６：第１の基本増幅段
２７：第２の基本増幅段
２８：抵抗
２９：容量
３０：平均値検出回路の入力端子
３１：平均値検出回路の出力端子
３２Ａ，３２Ｂ：電圧振幅調整回路
３３：抵抗
３４：電圧振幅調整回路の入力端子
３５：電圧振幅調整回路の出力端子
３６Ａ，３６Ａ’，３６Ｂ，３６Ｂ’：もう一つの電圧振幅調整回路
３７，３８：電源もしくは電気的接地
３９，４０：抵抗
４１：もう一つの電圧振幅調整回路の入力端子
４２：もう一つの電圧振幅調整回路の出力端子
４３，４４：電源もしくは電気的接地
４５Ａ，４５Ａ’，４５Ｂ，４５Ｂ’：結合容量
４６Ａ，４６Ａ’，４６Ｂ，４６Ｂ’：バイアス回路
４７〜５０：電源もしくは電気的接地
５１：インダクタ
５２：バイアス回路の入力端子
５３：バイアス回路の出力端子

Claims

入力信号のビット幅数ビット分から数十ビット分程度の時定数を有し、信号の入力開始から前記時定数程度の時間で瞬時に入力信号の平均値を検出して電位を保持することなく出力する平均値検出回路と、差動型振幅制限増幅回路とを有し、
前記平均値検出回路の出力端子を前記差動型振幅制限増幅回路の差動入力端子の一方の入力端子に接続し、前記平均値検出回路の入力端子と前記差動型振幅制限増幅回路の他方の入力端子を入力端子対とし、前記差動型振幅制限増幅回路の差動出力端子を出力端子対とする基本増幅段を構成し、
該基本増幅段を２段縦続接続し、１段目の基本増幅段の入力端子対に信号を同相入力することを特徴とする瞬時応答増幅回路。
請求項１に記載の瞬時応答増幅回路において、
前記差動型振幅制限増幅回路の信号入力経路に電圧振幅を調整する電圧振幅調整回路を挿入したことを特徴とする瞬時応答増幅回路。
請求項２に記載の瞬時応答増幅回路において、
前記電圧振幅調整回路は、前記差動型振幅制限増幅回路の前記平均値検出回路が接続された側と反対側の入力端子に入力する信号の振幅を低減させる回路であることを特徴とする瞬時応答増幅回路。
請求項２に記載の瞬時応答増幅回路において、
前記電圧振幅調整回路は、前記差動型振幅制限増幅回路の前記平均値検出回路が接続された側の入力端子に入力する信号の最低電位を引き上げる回路であることを特徴とする瞬時応答増幅回路。
請求項１乃至４のいずれか１つに記載の瞬時応答増幅回路において、
瞬時応答増幅回路の入力部又は前記基本増幅段間のいずれか一方もしくは両方を結合容量を用いて接続したことを特徴とする瞬時応答増幅回路。