KR100841605B1

KR100841605B1 - 신호증폭회로 및 광수신기

Info

Publication number: KR100841605B1
Application number: KR1020070021094A
Authority: KR
Inventors: 다케시 나가호리
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2006-03-22
Filing date: 2007-03-02
Publication date: 2008-06-26
Also published as: JP2007258956A; US7952427B2; KR20070095770A; US20070226771A1

Abstract

테일에 묻히는 소진폭신호의 식별오류를 저감하기 위하여, 정상(正相)입력신호를 입력으로 하는 피크치홀드회로(11), 역상(逆相)입력신호를 입력으로 하는 피크치홀드회로(12), 정상입력신호와 피크치홀드회로(12)의 출력신호를 가산하는 가산기(13), 역상입력신호와 피크치홀드회로(11)의 출력신호를 가산하는 가산기(14), 가산기(13)의 출력신호를 증폭하는 정전(正轉)증폭기(15), 가산기(14)의 출력신호를 증폭하는 정전증폭기(16), 정전증폭기(15)의 정상출력신호를 입력으로 하는 피크치홀드회로(21), 정전증폭기(16)의 역상출력신호를 입력으로 하는 피크치홀드회로(22), 정상출력신호와 피크치홀드회로(22)의 출력신호를 가산하는 가산기(23), 역상출력 신호와 피크치홀드회로(21)의 출력신호를 가산하는 가산기(24), 가산기(23, 24)의 출력신호의 차이를 증폭하는 차동증폭기(29)를 포함한다.

광수신기, 테일, 증폭기, 피크치홀드회로, PON시스템

Description

신호증폭회로 및 광수신기{Signal amplification circuit and optical receiver}

도 1은 본 발명의 제1실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 2는 본 발명의 제1의 실시예에 따른 신호증폭회로를 사용하는 광수신기의 구성을 보여주는 블록도,

도 3은 본 발명의 제1실시예에 따른 신호증폭회로의 각부의 신호 파형을 나타내는 제1도,

도 4는 본 발명의 제1실시예에 따른 신호증폭회로의 각부의 신호 파형을 나타내는 제2도,

도 5는 본 발명의 제2실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 6은 본 발명의 제3실시예에 따른 신호증폭회로의 구성을 보여주는 블럭도,

도 7은 본 발명의 제4실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 8은 본 발명의 제4실시예에 따른 신호증폭회로의 각부의 동작 파형을 나 타내는 제1도,

도 9는 본 발명의 제4실시예에 따른 신호증폭회로의 각부의 동작 파형을 나타내는 제2도,

도 10은 본 발명의 제5실시예에 따른 신호증폭회로의 구성을 보여주는 블럭도,

도 11은 본 발명의 제5실시예에 따른 신호증폭회로를 사용하는 광수신기의 구성을 보여주는 블록도,

도 12는 본 발명의 제5실시예에 따른 신호증폭회로의 각부의 신호 파형을 보여주는 제1도,

도 13은 본 발명의 제5실시예에 따른 신호증폭회로의 각부의 신호 파형을 보여주는 제2도,

도 14는 본 발명의 제5실시예에 따른 신호증폭회로의 각부의 신호 파형을 보여주는 제3도,

도 15는 본 발명의 제5실시예에 따른 신호증폭회로의 각부의 신호 파형을 보여주는 제4도,

도 16은 본 발명의 제6실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 17은 본 발명의 제7실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 18은 본 발명의 제8실시예에 따른 신호증폭회로의 구성을 보여주는 블록 도,

도 19는 본 발명의 제9실시예에 따른 신호증폭회로의 구성을 보여주는 블록도,

도 20은 본 발명의 제9실시예에 따른 신호증폭회로의 각부의 동작 파형을 나타내는 제1도,

도 21은 본 발명의 제9실시예에 따른 신호증폭회로의 각부의 동작 파형을 나타내는 제2도,.

도 22는 수광소자의 특성을 도시한 도면,

도 23은 종래의 광수신기의 구성을 보여주는 블럭도,

도 24는 종래의 광수신기의 각부의 동작 파형을 나타내는 제1도,

도 25는 종래의 광수신기의 각부의 동작 파형을 나타내는 제2도이다.

**도면의 주요부분에 대한 부호의 설명**

1:광검출기 2:트랜스포머 임피던스 증폭기 3:레퍼런스전압생성부 4:싱글엔드/차동변환회로 5:콤퍼레이터 10, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 20, 20c, 20A: 증폭부

11, 12, 21, 22:피크치홀드회로 11A, 12A, 21A, 22A:보텀값홀드회로

13, 14, 13a, 14a, 23, 24:가산기 15, 16:정전증폭기

15A, 16A:차동 정전증폭기 29, 40, 40A:차동증폭기

31, 32, 33, 34, 35, 36 , 39a, 39b:저항 37, 38:반전 증폭기

37A, 38A:차동 반전 증폭기 IPD:전류신호

ADD1P, AA1N, ADD2P, ADD2N, PD1P, PD1N, PD2P, PD2N, VOUT2N, VOUT2P: 출력 신호

VINN:역상입력신호 VINP:정상입력신호

VOUT1N:역상출력신호 VOUT1P:정상출력신호

본 발명은, 신호증폭회로 및 광수신기 관한 것으로서, 특히 버스트(burst) 상의 전용선접속시스템 디지털 신호를 증폭하는 신호증폭회로 및 그것을 이용하는 광수신기에 관한다.

PON(passive optical network)시스템(system) 등에 사용될 수 있는 광수신기에서는, 가입자단말간과의 거리가 각각 다른 복수의 가입자단말로부터 전달되는 버스트(burst) 상의 광신호를 수신한다. 이 경우, 수신되는 버스트(burst) 상의 전용선접속시스템 디지털 신호의 진폭이 시간적으로 크게 변화되고, 대진폭 버스트신호와 소진폭 버스트신호의 진폭비는, 1000 대 1에도 미칠 경우가 있다. 한편, 이러한 종류의 광수신기에 있어서의 수신 회로의 입력 전류신호에는, 송신기가 출력하는 광신호의 소광비불량(消光比不良), 반사려광(反射戾光) 및 수신기의 수광소자에서 발생하는 암(暗)전류 등의 영향에 의해, 일정 레벨의 오프셋(offset) 전류가 발생한다. 동시에, 수광소자내에서 빛의 입사에 의해 생성된 캐리어 중, 수광소자내의 전기장의 세기가 낮은 장소에서 생성된 캐리어는, 서서히 시간을 들여서 확산하기 때문에, 신호의 클락(clock) 주기에 비해 큰 시정수(時定數)로 변화되는 오프셋(offset) 전류가 발생한다.

이러한 큰 시정수로 변화되는 오프셋(offset) 전류는, 도 22a에 나타나 있는 바와 같은 주파수특성을 가진다. 즉, 수광소자는, 수k∼수백kHz에 숄더를 가지는 고역감쇠특성을 나타낸다. 이러한 특성을 가지는 수광소자에 대하여, 도 22b에 나타나 있는 바와 같은 대진폭 버스트신호(패킷A)와 그것에 후속되는 소진폭 버스트신호(패킷B)의 광파형이 입력되었을 경우에, 수광소자의 출력 신호는, 도 22c에 나타낸 바와 같이 패킷A에 대한 저주파 응답에 의해서 “0”레벨이 상승한다. 그리고 패킷A에 후속되는 패킷B의 선두부분에서는, 레벨이 당겨 올려진 이후 서서히 본래의” 0”레벨을 향해서 내려간다. 이러한 현상을, 여기에서는 「테일(tail)」이라고 칭한다.

이상과 같은 오프셋(offset) 전류가 존재하는, PON시스템(system) 등에 채용할 수 있는 광수신기에서는, 대진폭버스트신호 직후에 나타나는 테일(tail)에 중첩되는 소진폭버스트신호를 오류없이 수신하는 것이 중요하다. 버스트신호는 단극성신호이므로, 단순히 일정한 역치로 버스트신호의 식별을 행하는 것만으로는, 대진폭 버스트신호 직후의 소진폭 버스트신호의 선두부는, 대진폭 버스트신호에서 발생하는 테일(tail)에 파묻혀서 수신할 수 없게 되어버린다. 또는, 소진폭 버스트의 선두부를 수신할 수 있도록 한계역치를 설정한 경우에는, 소진폭 버스트의 후부를 수신할 수 없게 되어버린다. 즉, 이와같은 오프셋(offset)을 가지는 전류신호를 증 폭하면, 출력 파형의 듀티비(duty ratio)가 현저하게 변동하여, 논리 「0」 또는 「1」레벨의 정확한 식별이 곤란하게 된다.

이들 오프셋(offset) 전류에 의한 듀티비 변동 중, 일정 레벨의 오프셋(offset) 전류에 의한 듀티비 변동을 억제하는 종래 기술은, 지금까지 많이 제안되어 있다. 예를 들면 특허문헌 1에는, 수광소자로부터 입력한 전기신호를 전치증폭기에서 정상 및 역상의 출력 신호로서, 각 피크를 홀드해 피드포워드 접속해서 가산시키는 광수신회로가 기재되어 있다.이 광수신회로에서는, 입력 신호나 전치증폭기의 오프셋(offset)에 의한 출력 파형의 듀티열화를 보이지 않게 되고, 수신 신호레벨이 작은 경우에도 데이타 식별 여유가 열화되지 않는다.

그러나, 특허문헌 1에 기재된 광수신회로에서는, 시간경과에 따라 과도적으로 변화되는 오프셋(offset)을 억제할 수 없고, 출력 파형의 듀티비가 현저하게 변동해 버린다. 이 시간경과에 따라 과도적으로 변화되는 오프셋이 출력 파형의 듀티비 변동에 주는 영향은, 특히 PON시스템(system)과 같은 넓은 수신 다이나믹 레인지를 필요로 할 경우에 특히 현저하게 나타난다.

거기에서, 이러한 넓은 수신 다이나믹 레인지를 필요로 할 경우, 즉 레벨 차이가 크게 다른 버스트 상의 광신호를 수신할 경우에 있어서도, 시간경과에 따라 과도적으로 변화되는 오프셋을 삭제해서 듀티비의 변동이 없는 출력 파형을 얻을 수 있는 오프셋 제어회로 및 그것을 사용한 광수신기가 특허문헌 2에 개시되어 있다.

도 23은, 특허문헌 2에 기재된 광수신기의 구성을 보여주는 블록도이다. 이 광수신기는, 광신호를 전류신호 IPD로 변환하는 수광소자(100)와, 수광소자(100)로 출력된 전류신호 IPD를 전압신호로 변환하고, 증폭해서 차동 전압신호인 정상입력신호 VINP 및 역상입력신호 VINN을 출력하는 전치증폭회로(120)와, 시간경과에 따라 과도적으로 변화되는 오프셋을 삭제하는 오프셋제어회로(130)와, 시간적으로 변화되지 않는 일정 레벨의 오프셋을 삭제하는 동시에, 논리 「0」, 「1」레벨을 식별하는 역치를 설정하는 식별레벨제어회로(140)로 구성되어 있다.

여기서, 오프셋제어회로(130)는, 전치증폭회로(120)가 출력하는 정상입력신호VINP 및 역상입력신호 VINN의 피크치를 각각 홀드하는 피크치홀드회로(132, 131), 피크치홀드회로(131, 132)의 각각의 출력신호 PD1N, PD1P을 2배로 하는 2배회로(135, 136), 2배회로(135)의 출력신호와 정상입력신호 VINP를 가산하는 가산회로(137), 2배회로(136)의 출력신호와 역상입력신호 VINN를 가산하는 가산회로(138), 가산회로(137,138)의 출력을 증폭하는 차동증폭회로(139)를 구비한다.

또한 식별레벨제어회로(140)는, 특허문헌 1 등에서 개시되는 회로이며, 차동증폭회로(139)의 출력하는 정상신호 VO1P 및 역상신호 VO1N의 피크치를 각각 홀드하는 피크치홀드회로(142,141), 피크치홀드회로(141)의 출력신호 PDD2N와 정상신호 VO1P를 가산하는 가산회로(143), 피크치홀드회로(142)의 출력신호 PDD2P와 역상신호 VO1N를 가산하는 가산회로(144), 가산회로(143,144)의 각각의 출력신호 AD2P, AD2N를 증폭하는 차동증폭회로(145)를 구비한다. 차동증폭회로(145)의 출력신호 VO2P, VO2N의 값을 비교하는 것으로 2값 (「1」「0」)디지털신호 COMPOUT를 얻는다.

다음으로, 상기와 같이 구성되는 광수신기의 각부의 파형에 관하여 설명한다. 도 24, 25는, 도 23의 광수신기의 각부의 파형을 도시한 도면이다. 도 24에 있어서, 수광소자(100)가 테일을 수반한 전류신호 IPD를 발생시키고, 전류신호 IPD가 전치증폭회로(120)를 경유해서 생성된 차동전압신호쌍인 정상입력신호 VINP 및 역상입력신호 VINN가 나타나 있다. 테일의 인가에 의해, 정상입력신호 VINP의 포락선은 단조감소, 역상입력신호 VINN의 포락선은 단조증가로 되어 있기 때문에, 피크치홀드회로(131)에서 홀드 된 피크치를 나타내는 출력신호 PD1N은, 테일에 추종해서 신호 진폭의 피크치에 추종하고 있다. 이에 대하여 피크치홀드회로(132)에서 홀드 된 피크치를 나타내는 출력신호 PD1P는, 신호 진폭의 피크치를 반영하지 않는다. 출력신호 PD1P, PD1N에 대하여 2배회로(135,136)를 거쳐서 가산기(137, 138)의 가산연산에 의해 출력신호 AD1P, AD1N을 얻는다.

더욱이, 도 25에 나타나 있는 바와 같이, 출력신호 AD1P, AD1N의 차전압을 차동증폭기(139)로 증폭함으로써 얻어지는 출력신호 VO1P, VO1N의 차전압은, 테일은 없지만 오프셋을 가진 단극성신호가 된다. 출력신호 VO1P, VO1N을, 단극성신호/쌍극성신호변환회로인 식별레벨제어회로(140)에 입력함으로써 식별레벨제어회로(140)의 출력으로서 쌍극성신호인 출력신호 VO2P, VO2N을 얻는다. 이것을 콤퍼레이터(comparator)로 비교함으로써, 수광소자(100)이 테일을 가진 전류를 발생시킨 경우에도 듀티비가 양호한 2값 디지털 신호 COMPOUT를 얻을 수 있다.

또한, 특허문헌 3에는, 버스트셀 선두에서 일어나는 여러가지 과도적 응답에 대응하며, 또한, 외부노이즈 등의 요란에 강한 신호증폭회로가 개시되어 있다. 이 신호증폭회로는, 정상신호의 직류레벨을 검출하는 제1레벨검출회로와, 제1레벨검출회로의 검출출력에 역상신호를 가산하는 제1가산회로와, 역상신호의 직류레벨을 검출하는 제2레벨검출회로와, 제2레벨 검출회로의 검출출력에 정상신호를 가산하는 제2가산회로와, 제1가산회로와 제2가산회로의 출력을 차동 증폭하는 차동증폭회로를 가지고 있다. 그리고, 제1 및 제2레벨검출회로는, 정상신호의 최대값을 검출하는 피크검출회로와, 피크검출회로의 검출레벨을 기준으로 하여, 정상신호의 상대적인 최소치를 검출하는 보텀검출회로와, 피크검출회로와 보텀검출회로의 검출출력을 분압하는 분압회로를 가지고 있다.

더욱 관련되는 장치로서, 특허문헌 4에는, 주파수응답에 기인하는 수신불능이나 부호오류율의 열화를 발생시키는 일 없이, 높은 전송효율을 유지하게 하는 광버스트 수신장치가 개시되어 있다.

[특허문헌1]일본국 특허 제2656734호 공보

[특허문헌2]일본국 특허 제3606143호 공보

[특허문헌3]국제공개 제01/048914호 팜플렛

[특허문헌4]일본국 공개특허공보 특개평11-112439호

이하의 분석은 본 발명에서 이루어진 것이다. 상기 각 특허문헌의 개시는 인용으로서 본 명세서에 넣어 기재한 것으로 한다.
그런데, 특허문헌 2의 회로에서는, 도 23에서 나타낸 오프셋제어회로(130) 내의 가산기(137,138)의 출력신호 AD1P, AD1N(의 차신호)가 쌍극성신호로 되어 있지 않다. 이 때문에, 차동증폭기(139)의 이득을 크게 하고, 입력신호 VINP, VINN가 커서 차동증폭기(139)가 리미터(limiter)증폭기로서 동작했을 경우에는, 오프셋제어회로(130)의 출력신호에 있어서의 듀티비가 1:1에서 크게 벗어날 우려가 있다.

또한, 입력신호 VINP, VINN이 클 경우에 리미터증폭기로서 동작을 하지 않도록 차동증폭기(139)의 이득을 작게 설정했다고 가정한다. 이 경우에는, 식별레벨제어회로(140)의 입력신호 VO1P, VO1N의 진폭이 감소하고, 입력신호가 작을 경우에 피크치홀드회로(141, 142)의 홀드오차나 차동증폭기(139)의 입력 오프셋의 영향을 크게 받는다. 따라서, 정밀도가 좋은 단극성신호/쌍극성신호변환이 행하여지지 않고, 콤퍼레이터에 있어서의 2값 디지털 신호의 식별에 오류를 발생시킬 우려가 있다.

한편, 특허문헌 3에 개시된 신호증폭회로는, 정상신호와 역상신호에 대하여, 각각 피크검출회로와 보텀검출회로를 설치해서 직류분이 캔슬(cancel) 되어 있으므로, 리미터 앰프의 입력에 있어서, 쌍극성신호로 되어 있다. 그러나, 정상입력신호와 역상입력신호에 대하여 각각 피크검출회로와 보텀검출회로를 설치할 필요가 있다. 이 때문에 회로가 복잡해지는 동시에, 홀드값을 정확하게 유지하기 위해서는 조정 등이 필요하게 될 우려가 있다.

이와 같이 종래의 회로에서는, 간이한 회로로 넓은 입력 다이나믹레인지를 얻는 것이 어렵고, 대진폭의 버스트신호 직후의 테일에 묻힌 소진폭의 버스트신호에 있어서의 오류를 충분히 저감할 수가 없었다.

본 발명의 하나의 관점에 관계된 신호증폭회로는, 정상입력신호를 입력으로 하는 제1레벨보유회로와, 역상입력신호를 입력으로 하는 제2레벨보유회로와, 정상입력신호와 제2레벨보유회로의 출력신호를 가산하는 제1가산기와, 역상입력신호와 제1레벨보유회로의 출력 신호를 가산하는 제2가산기와, 제1가산기의 출력신호를 증폭하는 제1증폭기와, 제2가산기의 출력신호를 증폭하는 제2증폭기를 구비한다.

본 발명의 실시형태에 따른 신호증폭회로는, 1단계 증폭부와, 1단계 증폭부의 출력에 접속되는 2단계 증폭부를 가진다. 1단계 증폭부는, 정상입력신호를 입력으로 하는 제1레벨보유회로와, 역상입력신호를 입력으로 하는 제2레벨보유회로와, 정상입력신호와 제2레벨보유회로의 출력신호를 가산하는 제1가산기와, 역상입력신호와 제1레벨보유회로의 출력 신호를 가산하는 제2가산기와, 제1가산기의 출력신호를 증폭하는 제1증폭기와, 제2가산기의 출력신호를 증폭하는 제2증폭기를 구비한다. 여기에서, 제1 및 제2증폭기의 이득이 같은 것이 바람직하다. 또한, 제1 및 제2증폭기의 각각은, 정상출력신호 및 역상출력신호를 출력하는 정전증폭기이거나 역상출력신호 및 정상출력신호를 출력하는 반전증폭기다.

더우기, 2단계 증폭부는, 1단계 증폭부가 출력하는 정상출력신호를 입력으로 하는 제3레벨보유회로와, 1단계 증폭부가 출력하는 역상출력신호를 입력으로 하는 제4레벨보유회로와, 정상출력신호와 제4레벨보유회로의 출력신호를 가산하는 제3가산기와, 역상출력 신호와 제3레벨보유회로의 출력신호를 가산하는 제4가산기와, 제3가산기의 출력신호와 제4가산기의 출력신호의 차신호를 증폭하는 차동증폭기를 구비한다.

또한, 제1가산기는, 정상입력신호와 제2레벨보유회로의 출력신호에, 추가로, 제2레벨보유회로출력과 제1레벨보유회로출력의 차신호에 일정한 이득을 곱한 신호를 가산하고, 제2가산기는, 역상입력신호와 제1레벨보유회로의 출력신호에, 추가로, 차신호에 일정한 이득을 곱한 신호를 가산하여도 좋다. 여기에서, 일정한 이득은, 0 이상 1 이하이며, 바람직하게는 0.29 이상 0.71 이하이며, 더 바람직하게는 약 0 .5이다.

또한, 제1 내지 제4레벨보유회로는, 입력하는 신호의 피크 및 보텀의 어느 하나의 값을 보유하는 회로이다.

이러한 신호증폭회로는, 광검출기에서 발생한 테일을 포함하는 신호를 수신했을 경우, 2단계 증폭부에 있어서, 정상입력신호의 포락선(包絡線)의 피크치는 증감하지 않고 일정하게 되고, 역상입력신호의 포락선의 피크치가 단조증가로 된다. 이 때문에, 테일이 있을 경우에도, 피크치홀드회로만으로 광검출기출력전류의 피크치와 보텀값에 상당하는 신호의 쌍방을 보유할 수 있게 된다. 따라서, 피크치홀드회로와 증폭기 만인 간단한 회로로 고정밀도의 단극성신호/쌍극성신호변환을 행하고, 부호오류없이 디지털 2값 신호를 수신할 수 있다.

또한, 1단계 증폭부 내의 제1 및 제2가산기의 출력신호의 차신호가 쌍극성신호로 되어 있다. 이 때문에, 큰 입력신호를 입력해서 제1 및 제2증폭기가 리미터(limiter)증폭기로서 동작한 경우라도 출력신호의 듀티비(duty ratio)는 열화되지 않는다.

이러한 구성의 신호증폭회로를 광수신기에 사용함으로써, 광검출기가 출력하는 대진폭 버스트 직후의 테일에 묻힌 소진폭의 신호를 오류없이 수신할 수 있다. 그리고, 큰 입력 다이나믹 레인지를 가지는 광수신기를 간단한 회로로 실현할 수 있다. 이하, 실시 예에 입각하여 도면을 참조해서 상세하게 설명한다.

도 1은, 본 발명의 제1실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 1에 있어서, 신호증폭회로는, 1단계 증폭부(10)와, 증폭부(10)의 출력에 접속되는 2단계 증폭부(20)를 구비한다. 1단계 증폭부(10)는, 정상입력신호 VINP을 입력으로 하는 피크치홀드회로(11)와, 역상입력신호 VINN을 입력으로 하는 피크치홀드회로(12)와, 정상입력신호 VINP와 피크치홀드회로(12)의 출력신호 PD1N을 가산하는 가산기(13)와, 역상입력신호 VINN와 피크치홀드회로(11)의 출력신호 PD1P를 가산하는 가산기(14)와, 가산기(13)의 출력신호 ADD1P을 증폭하는 정전증폭기(15)와, 가산기(14)의 출력신호 ADD1N을 증폭하는 정전증폭기(16)를 구비한다.

또한, 2단계 증폭부(20)는, 정전증폭기(15)가 출력하는 정상출력신호 VOUT1P을 입력으로 하는 피크치홀드회로(21)와, 반전증폭기(16)가 출력하는 역상출력신호 VOUT1N을 입력으로 하는 피크치홀드회로(22)와, 정상출력신호 VOUT1P와 피크치홀드회로(22)의 출력신호 PD2N를 가산하는 가산기(23)와, 역상출력신호 VOUT1N와 피크치홀드회로(21)의 출력신호 PD2P을 가산하는 가산기(24)와, 가산기(23)의 출력신호 ADD2P와 가산기(24)의 출력신호 ADD2N의 차이를 증폭하는 차동증폭기(29)를 구비한다.

도 2는, 도 1에서 나타낸 신호증폭회로를 사용하는 광수신기의 블록도이다. 도 2에 있어서, 도 1에서 나타낸 신호증폭회로의 전단에, 광신호를 전류신호 IPD로 변환하는 광검출기(1)와, 광검출기(1)에서 출력된 전류신호 IPD를 싱글엔드 전압신 호로 변환하는 트랜스 임피던스 증폭기(2)와, 정상입력 단자를 레퍼런스 전압생성부(3)에 접속하고 역상입력 단자를 트랜스 임피던스 증폭기(2)의 출력에 접속하는 것으로 싱글엔드 전압신호를 차동전압신호로 변환하는 싱글엔드/차동 변환회로(4)을 구비한다. 또한, 신호증폭회로의 후단에는, 2단계 증폭부(20)의 정상출력신호가 역상출력신호보다 크면「1」을 출력하고, 증폭기(20)의 역상출력이 정상출력보다 크면「0」을 출력하는 콤퍼레이터(5)을 가진다.

도 3 및 도 4는, 광검출기(1)가 테일을 수반한 전류신호 IPD를 발생시킨 경우의 신호증폭회로의 각부의 신호 파형을 도시한 도면이다. 전류신호 IPD는, 트랜스 임피던스 증폭기(2) 및 싱글엔드/차동 변환회로(4)을 경유해서 차동전압신호 쌍인 정상입력신호 VINP 및 역상입력신호 VINN으로 변환된다. 광검출기(1)에 있어서의 테일의 인가에 의해, 정상입력신호 VINP의 포락선은 단조감소가 되고, 역상입력신호 VINN의 포락선은 단조증가가 된다. 이 때문에, 증폭부(10) 내의 피크치홀드회로(12)로 홀드 된 피크치를 나타내는 출력 신호 PD1N는, 테일에 추종해서 신호 진폭의 피크치에 추종하고 있다. 이에 대하여 피크치 홀드회로(11)로 홀드 된 피크치를 나타내는 출력신호 PD1P는, 신호 진폭의 피크치를 반영하지 않게 된다(도 3b). 이들의 신호에 대하여 가산기(13,14)에 있어서의 가산 연산을 시행한 결과, 가산기(14)의 출력신호 ADD1N는, 단조증가의 포락선을 가진 신호가 되고, 가산기(13)의 출력신호 ADD1P는, 증감이 없는 포락선을 가진 신호가 된다(도 3c). 이 때문에, 가산기(14)의 출력신호 ADD1N를 정전증폭기(16)로 증폭하는 것으로 얻어지는 역상출력신호VOUT1N도 단조증가의 포락선을 가진 신호가 된다. 또한, 가산기(13)의 출력신호 ADD1P를 정전증폭기(15)에서 증폭함으로써 얻어지는 정상출력신호 VOUT1P도, 증감이 없는 포락선을 가진 신호가 된다(도 4a). 도 4a는 PD2N,VOUT1N,PD2P,VOUT1P의 파형을, 도 4b는 ADD2N,ADD2P의 파형을, 도 4c는 VOUT2N,VOUT2P의 파형을, 도 4d는 종단출력 COMPOUT의 파형을 각각 나타낸다.

이들 차동신호 쌍인 정상출력신호 VOUT1P 및 역상출력신호 VOUT1N이 증폭부(20)에 입력된다. 역상출력신호 VOUT1N는, 그 포락선이 단조증가이며, 정상출력신호VOUT1P는, 그 포락선이 증감 없이 일정하다. 따라서, 증폭부(20) 내의 피크치홀드회로(21,22)는, 어느 것이나(모두) 원하는 피크치를 보유하고, 출력신호 PD2P, PD2N을 얻는다. 증폭부(20) 안의 가산기(23,24)의 가산 연산에 의해, 각각 출력신호 ADD2P, ADD2N을 얻지만, 출력신호 PD2P, PD2N 가 모두 원하는 피크치를 보유하고 있다. 따라서, 차동증폭기(29)에 의해 출력신호 ADD2P, ADD2N의 차전압을 증폭해서 얻어진 출력신호VOUT2P, VOUT2N의 차전압은, 고정밀도의 쌍극성신호로 된다. 이것을 콤퍼레이터(5)로 비교함으로써, 광검출기(1)이 테일을 가진 전류신호 IPD를 발생시킨 경우에도 듀티비의 양호한 2값 디지털 신호 COMPOUT를 콤퍼레이터(5)의 출력으로서 얻을 수 있다.

또한, 정상입력신호 VINP 및 역상입력신호 VINN의 고주파신호진폭이 테일의 진폭보다도 충분히 클 경우에는, 증폭부(10)는, 정전증폭기(15, 16)가 선형동작하는 영역에 있어서, 실질적으로 단극성신호/쌍극성신호 변환회로로서 기능한다. 테일의 최대진폭은, 정상입력신호 VINP 및 역상입력신호 VINN의 고주파신호진폭에는 의존하지 않고 일정값이 된다. 이 때문에, 정상입력신호 VINP 및 역상입력신호 VINN의 진폭이 클 경우에는, 그 고주파신호진폭이 크고, 테일의 진폭은 바뀌지 않는 상태가 된다. 따라서, 정상입력신호 VINP 및 역상입력신호 VINN의 진폭이 클 경우, 정전증폭기(15,16)가 선형동작하고 있는 한, 듀티비의 열화는 생기지 않는다. 본 실시예에 있어서, 일정한 정상입력신호 VINP 및 역상입력신호 VINN을 입력했을 경우에 정전증폭기(15,16)에 가해지는 출력신호 ADD1P, ADD1N의 진폭은, 테일 진폭을 무시해서 도 3과 도 24를 비교하면 분명하게 나타나 있는 바와 같이, 동상진폭에 관해서는 종래 예에 있어서 증폭기(139)에 가해지는 입력진폭의 1/2이며, 차동진폭에 관해서는 종래 예에 있어서 증폭기(139)에 가해지는 입력진폭과 동일하다. 따라서, 동상입력 다이나믹 레인지의 제한이 엄격한 증폭기를 정전증폭기(15,16)에 적용했을 경우에 있어서, 리밋팅에 의한 듀티비의 열화를 생기게 하지 않고 동작하는 정상입력신호 VINP 및 역상입력신호 VINN의 입력진폭을, 종래 예에 있어서 동등의 동상입력 다이나믹 레인지의 증폭기를 차동증폭기(139)로서 사용했을 경우와 비교해서 2배까지 잡을 수 있다.즉, 종래 예에 있어서의 차동증폭기의 동상입력 다이나믹 레인지의 제한에 의한 다이나믹 레인지의 상한이 6dB개선된다. 또한, 도 24에 있어서의 출력신호 AD1P, AD1N이 각각, 출력신호 ADD1P, ADD1N에 대비된다.

도 5는, 본 발명의 제2실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 5의 증폭부(10a)에 있어서, 도 1의 가산기(13)대신에, 일단에 정상입력신호 VINP가 주어지고 타단을 정전증폭기(15)의 입력 단자에 접속한 저항(31)과, 일단을 피크치홀드회로(12)의 출력에 접속하고 타단을 정전증폭기(15)의 입력 단자에 접속한 저항(34)으로 이루어지는 저항분압회로가 구성된다. 또한, 도 1의 가산기(14)대신에, 일단에 역상입력신호 VINN이 주어지고 타단을 정전증폭기(16)의 입력 단자에 접속한 저항(32)과, 일단을 피크치 홀드회로(11)의 출력에 접속하고 타 단을 정전증폭기(16)의 입력 단자에 접속한 저항(33)으로 이루어지는 저항분압회로가 구성된다. 여기에서, 저항(31)과 저항(34)의 값이 같고, 저항(32)과 저항(33)의 값이 같은 것으로 한다. 도 5에 있어서, 도1의 가산기(13,14)이외의 구성은, 도 1과 동일하다. 이와 같이, 제2실시예에 따른 신호증폭회로는, 간단한 저항분압회로만으로 가산기가 구성된다.

제2실시예에 따른 신호증폭회로의 각부의 동작은, 제1실시예와 같아서, 각부의 동작 파형은, 제1실시예와 마찬가지로 도 3, 도 4에 나타내어진다. 또한, 공지기술의 문제점이 해결되는 이유도 제1실시예와 같다.

도 6은, 본 발명의 제3실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 6의 증폭부(10b)에 있어서, 도 5의 정전증폭기(15) 대신에, 저항(31)과 저항(34)의 접속점(가산기의 출력)을 입력으로 하여 증폭부(10b)의 역상출력신호 VOUT1N을 출력하는 반전증폭기(37)와, 반전증폭기(37)의 입출력단을 접속하는 저항(35)로 구성되는 트랜스포머 임피던스 증폭기가 사용된다. 또한, 도 6에 있어서, 도 5의 정전증폭기(16) 대신에, 저항(32)과 저항(33)의 접속점(가산기의 출력)을 입력으로 하여 증폭부(10b)의 정상출력신호VOUT1P을 출력하는 반전증폭기(38)와, 반전증폭기(38)의 입출력단을 접속하는 저항(36)으로 구성되는 트랜스포머 임피던스 증폭기가 사용된다. 이들 트랜스포머 임피던스 증폭기 이외의 구성은, 제2실시예와 동일하다.

본 발명의 제3실시예에 따른 신호증폭회로의 각부의 동작은, 제1 및 제2실시예와 같아서, 각부의 동작 파형은 제1 및 제2실시예와 마찬가지로 도 3, 도 4에 나 타내어진다. 또한, 공지기술의 문제점이 해결되는 이유도 제1 및 제2실시예와 같다.

제1실시예에서는, 가산기(13,14)의 입력노드의 임피던스가 높아지기 때문에, 입력노드에 있어서의 기생용량에 의한 대역저하가 일어나기 쉽고, 실용적인 동작속도의 상한은, 1Gbps정도다. 이에 대하여 제3실시예에서는, 입력노드에 트랜스포머 임피던스 증폭기가 접속되기 때문에 입력노드의 임피던스가 낮게 유지된다. 그러므로, 입력노드에 있어서의 기생용량에 의한 대역저하가 경감되어, 2Gbps 을 대폭 상회하는 고속동작의 실현도 용이하게 된다.

도 7은, 본 발명의 제4실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 7에 있어서, 도 1의 증폭부(10) 내의 피크치홀드회로(11,12) 및 증폭부(20) 내의 피크치홀드회로(21,22) 대신에, 각각, 증폭부(10c) 내의 보텀값홀드회로(11A,12A) 및 증폭부(20c) 내의 보텀값홀드회로(21A,22A)가 사용된다. 피크치홀드회로 대신에 보텀값홀드회로가 사용되는 것 이외의 구성은, 제1실시예와 동일하다.

도 8 및 도 9는, 광검출기(1)가 테일을 수반한 전류신호 IPD를 출력했을 경우의 도 7에 있어서의 각부의 동작 파형을 나타내는 도면이다. 피크치홀드회로 대신에 보텀값홀드회로가 사용되고 있기 때문에, 각부의 포락선에 있어서, 도 4에서 단조증가이었던 것은, 도 9에서는 단조감소가 된다. 보텀값검출회로는, 단조감소가 되는 포락선을 포착하는 것으로 실시예1 과 마찬가지로 고정밀도의 단극성신호/쌍극성신호변환을 실현하고 있다.

도 10은, 본 발명의 제5실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 10에 있어서, 도 1과 동일한 부호는, 동일물을 나타내고, 그 설명을 생략한다. 신호증폭회로는, 1단계 증폭부(10d)와, 증폭부(10d)의 출력에 접속되는 2단계 증폭부(20)를 구비한다. 증폭부(10d)는, 정상입력신호 VINP를 입력으로 하는 피크치홀드회로(11)와, 역상입력 신호 VINN을 입력으로 하는 피크치홀드회로(12)와, 피크치홀드회로(12)출력신호로부터 피크치홀드회로(11)의 출력신호를 감해서 얻어진 신호에 이득1/2을 곱해서 가산기(13a, 14a)에 출력하는 차동증폭기(40)와, 정상입력신호 VINP와 피크치홀드회로(12)의 출력신호 PD1N과 차동증폭기(40)의 출력신호를 가산하는 가산기(13a)와, 역상입력신호 VINN과 피크치홀드회로(11)의 출력신호 PD1P와 차동증폭기(40)의 출력신호를 가산하는 가산기(14a)를 구비한다. 정전증폭기(15)은, 가산기(13a)의 출력신호 ADD1P를 증폭하고, 정전증폭기(16)는, 가산기(14a)의 출력신호 ADD1N를 증폭한다.

여기에서, 차동증폭기(40)의 이득은, 0 이상 1 이하이며, 바람직하게는 0.2 이상 0·71 이하이며, 더 바람직하게는 약 0·5 이다. 차동증폭기(40)의 이득이 0인 경우가 실시 예1에 상당한다. 일반적으로, 차동증폭기(40)의 이득을 A라고 하면, 증폭부(10d)의 도 1의 증폭부(10)에 대한 다이나믹 레인지의 개선량은, 아래와 같이 된다.

0 ≤ A <0.5의 경우에는, 「개선량」=1/ (1-A), dB표시로 하면, -20log₁₀(1-A)

0.5<A≤1의 경우에는, 「개선량」=1/A, dB표시로 하면, -20log₁₀A

「개선량」은, 보통 3dB이상 되는 것이 바람직하고, 이 경우에, 하한은 「l-1/10^3/20 (약0.292)」가 되고, 상한은 「1-1/10^3/20 (약0.708)」이 된다.

또한, A=0.5 은 특이점이며, 2배(6dB)에 머무르지 않고, 실용상 10∼20배(20∼26dB)정도 개선된 것이 확인되었고, 이득이 0.5부근에 있을 경우에 입력 신호의 다이나믹 레인지를 가장 넓게 할 수가 있다.

도 11은, 도 10의 신호증폭회로를 사용한 광수신기의 블록도이다. 도 11에 있어서, 도 2와 동일한 부호는, 동일물을 나타내고, 그 설명을 생략한다. 도 11에서는, 도 2의 증폭부(10) 대신에 증폭부(10d)를 구비한다.

도 12, 도 13은, 광검출기(1)이 테일을 수반한 전류신호 IPD를 발생시키고, 동시에 수신대상으로 삼는 광신호전류의 진폭이 테일보다도 작을 경우의 신호증폭회로의 각부의 신호파형을 나타내는 도면이다. 도 12 및 도 13은, 실시예1에 있어서의 도 3 및 도 4의 설명과 같으므로, 그 설명을 생략한다.

도 14 및 도 15는, 수신대상으로 삼는 광신호전류의 진폭이 테일보다도 충분히 크고 테일을 무시할 수 있는 레벨의 경우의 신호증폭회로의 각부의 신호 파형을 나타내는 도면이다. 이 경우, 가산기(13a)의 출력신호 ADD1P와 가산기(14a)의 출력신호 ADD1N 모두가 쌍극성신호가 되어 있기 때문에, 정전증폭기(15,16)가 리미터증폭기로서 동작해도, 듀티비의 열화는 생기지 않는다. 바꿔 말하면, 수신대상으로 삼는 광신호전류의 진폭이 크고, 증폭부(10d)에 입력되는 정상입력신호 VINP 및 역상입력신호 VINN의 입력진폭이 클 경우의 리밋팅에 의한 듀티비의 열화를 고려할 것 없이, 정전증폭기(15,16)의 이득을 충분히 크게 잡을 수가 있다. 따라서, 광검출기(1)이 테일을 발생시키고, 또한, 정상입력신호 VINP 및 역상입력신호 VINN의 진폭이 작을 경우나 클 경우에도, 구체적으로는, 최대입력에 관해서는 종래 예의 10배정도의 범위까지에 있어서, 피크치홀드회로의 응답속도 (구체적으로는 수 피트정도)로 듀티비의 양호한 2값 디지털 신호를 얻을 수 있다.

도 16은, 본 발명의 제6실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 16의 증폭부(10e)에 있어서, 도 10의 가산기(13a)대신에, 일단에 정상입력신호 VINP가 주어지고 타단을 정전증폭기(15)의 입력단자에 접속한 저항(31)과, 일단을 피크치 홀드회로(12)의 출력에 접속하고 타단을 정전증폭기(15)의 입력단자에 접속한 저항(34)과, 일단을 차동증폭기(40)의 출력에 접속하고 타단을 정전증폭기(15)의 입력단자에 접속한 저항(39a)으로 이루어지는 저항소자회로가 구성된다. 또한 도 10의 가산기(14a)대신에, 일단에 역상입력신호 VINN가 주어지고 타단을 정전증폭기(16)의 입력단자에 접속한 저항(32)과, 일단을 피크치홀드회로(11)의 출력에 접속하고 타단을 정전증폭기(16)의 입력단자에 접속한 저항(33)과, 일단을 차동증폭기(40)의 출력에 접속하고 타단을 정전증폭기(16)의 입력 단자에 접속한 저항(39b)으로 이루어지는 저항소자회로가 구성된다. 여기에서, 저항(31),저항(34) 및 저항(39a)의 값이 같고, 저항(32),저항(33) 및 저항(39b)의 값은 같으며, 또 차동증폭기(40)의 이득이 1/2인 것으로 한다. 또한, 도 16에 있어서, 도 10의 가산기(13a,14a)이외의 구성은, 도 10과 동일하다. 이와 같이, 제6실시예에 따른 신호증폭회로는, 간단한 저항분압회로만으로 가산기가 구성된다.

제6실시예에 따른 신호증폭회로의 각부의 동작은, 제5실시예와 같아서, 각부의 동작 파형은, 제5실시예와 마찬가지로 도 12, 도 13, 도 14, 도 15에 나타나 있다. 또한 공지기술의 문제점이 해결되는 이유도 제5실시예와 같다.

도 17은, 본 발명의 제7실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 17의 증폭부(10f)에 있어서, 차동증폭기(40A)는, 피크치홀드회로(11)의 출력신호로부터 피크치홀드회로(12)의 출력신호를 감하고 있고, 정전증폭기(15A) 및 정전증폭기(16A)가 모두 차동형이다. 또한, 도 10의 가산기(13a)대신에, 일단에 정상입력신호 VINP가 주어지고 타단을 차동 정전증폭기(15A)의 정상입력단자에 접속한 저항(31)과, 일단을 피크치홀드회로(12)의 출력에 접속하고 타단을 차동 정전증폭기(15A)의 정상입력단자에 접속한 저항(34)을 구비한다. 또한, 일단에 차동증폭기(40A)의 출력이 주어지고 타단을 차동 정전증폭기(15A)의 역상입력단자에 접속한 저항(39a)를 구비한다. 더욱, 도 10에 나타낸 가산기(14a)대신에, 일단에 역상입력신호 VINN가 주어지고 타단을 차동 정전증폭기(16A)의 정상입력 단자에 접속한 저항(32)과, 일단을 피크치홀드회로(11)의 출력에 접속하고 타단을 차동 정전증폭기(16A)의 정상입력단자에 접속한 저항(33)을 구비한다. 또한 일단에 차동증폭기(40A)의 출력이 주어지고 타단을 차동 정전증폭기(16A)의 역상입력단자에 접속한 저항(39b)을 구비한다. 여기에서, 저항(31), 저항(34) 및 저항(39a)의 값이 같고, 저항(32), 저항(33) 및 저항(39b)의 값이 같으며, 또한 차동증폭기(40A)의 이득이 1/2인 것으로 한다. 또한, 도 17에 있어서, 도 10의 가산기(13a,14a)와 차동 정전증폭기(15,16) 이외의 구성은, 도 10과 동일하다. 이와 같은 제7실시예에 따른 신 호증폭회로도, 간단한 저항분압회로만으로 가산기가 구성된다.

제7실시예에 따른 신호증폭회로의 각부의 동작은, 제5실시예와 같아서, 각부의 동작 파형은, 제5실시예와 마찬가지로 도 12, 도 13, 도 14 및 도 15에 나타나 있다. 또한, 공지기술의 문제점이 해결되는 이유도 제5실시예와 같다.

도 18은, 본 발명의 제8실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 18의 증폭부(10g)에 있어서, 도 17의 차동 정전증폭기(15A) 대신에, 증폭부(10g)의 역상출력신호 VOUT1N을 출력하는 차동 반전 증폭기(37A)와 차동 반전 증폭기(37A)의 정상입력과 출력을 접속하는 저항(35)으로 구성되는 트랜스 임피던스 증폭기가 사용된다. 도 17의 차동 정전증폭기(16A) 대신에, 증폭부(10g)의 정상 출력신호 VOUT1P을 출력하는 차동 반전 증폭기(38A)와 차동 반전 증폭기(38A)의 정상입력과 출력을 접속하는 저항(35)으로 구성되는 트랜스 임피던스 증폭기가 사용된다. 이들 트랜스 임피던스 증폭기이외의 구성은, 제7실시예와 동일하다.

본 발명의 제8실시예에 따른 신호증폭회로의 각부의 동작은, 제5 및 제6실시예와 같고, 각부의 동작 파형은 제5 및 제6실시예와 마찬가지로 도 12, 도 13, 도 14 및 도 15에 나타나 있다. 또한, 공지기술의 문제점이 해결되는 이유도 제5 및 제6실시예와 같다.

그런데, 제5, 제6 및 제7실시예에서는, 정전증폭기(15,16) 또는 차동 정전증폭기(15A,16A)의 입력노드의 임피던스(impedance)가 높아지기 때문에, 입력노드에 있어서 기생용량에 의한 대역저하가 일어나기 쉽고, 실용적인 동작속도의 상한은, 1Gbps 정도이다. 이에 대하여 제8실시예에서는, 입력노드에 트랜스 임피던스 증폭 기가 접속되기 때문에 입력노드의 임피던스가 낮게 유지되는 것은 제3실시예와 같다. 따라서, 입력노드에 있어서의 기생용량에 의한 대역저하가 경감되어, 2Gbps을 대폭 상회하는 고속동작의 실현도 용이하게 된다.

도 19은, 본 발명의 제9실시예에 따른 신호증폭회로의 구성을 보여주는 블록도이다. 도 19에 있어서, 도 10의 증폭부(10d) 내의 피크치홀드회로(11,12)와 증폭부(20) 내의 피크치홀드회로(21,22) 대신에, 각각, 증폭부(10h) 내의 보텀값홀드회로(11A,12A)와 증폭부(20A) 내의 보텀값홀드회로(21A,22A)가 사용된다. 피크치홀드회로를 대신하여 보텀값홀드 회로가 사용된 것 이외의 구성은, 제5실시예와 동일하다.

도 20 및 도 21은, 광검출기(1)가 테일을 수반한 전류신호 IPD를 출력하고, 또한, 수신 대상으로 삼는 광신호전류의 진폭이 테일보다도 작을 경우의 도 19에 있어서의 각부의 동작 파형을 나타내는 도면이다. 피크치홀드회로 대신에 보텀값홀드회로가 사용되고 있기 때문에, 각부의 포락선에 있어서, 도 13에서 단조증가이었던 것은, 도 21에서는 단조감소가 된다. 보텀값검출회로는, 단조감소가 되는 포락선을 포착하는 것으로 제5실시예와 같이 고정밀도의 단극성신호/쌍극성신호변환을 실현하고 있다. 또한, 정상입력신호 ⅤINP 및 역상입력신호 ⅤINN의 고주파신호 진폭이 테일의 진폭보다도 충분히 클 경우에는, 증폭부(10h)는, 실질적으로 단극성신호/쌍극성신호변환회로로서 기능하는 것도 제5실시예와 같다.

이상, 본 발명을 상기 실시예에 입각해서 설명했지만, 본 발명은, 상기 실시예만에 한정되는 것이 아니고, 본원 특허청구범위의 각 청구항의 발명의 범위내에 서 당업자라면 할 수 있는 정도의 각종변형 및 수정사항을 포함하는 것은 물론이다.

본 발명에 의하면, 간이한 회로로 입력 다이나믹 레인지를 넓게 잡는 것이 가능하며, 대진폭의 버스트신호 직후의 테일에 묻힌 소진폭의 신호에 대한 식별오류를 저감시킬 수 있다.

Claims

정상입력 신호를 입력으로 하는 제1레벨 보유 회로와; 역상입력 신호를 입력으로 하는 제2레벨 보유 회로와; 상기 정상입력 신호와 상기 제2레벨 보유 회로의 출력 신호를 가산하는 제1가산기와; 상기 역상입력 신호와 상기 제1레벨 보유 회로의 출력 신호를 가산하는 제2가산기와; 상기 제1가산기의 출력 신호를 증폭하는 제1증폭기와; 상기 제2가산기의 출력 신호를 증폭하는 제2증폭기;를 구비하는 것을 특징으로 하는 신호증폭회로.
제1항에 있어서, 상기 제1가산기는, 상기 정상입력 신호와 상기 제2레벨 보유 회로의 출력 신호에다 추가로, 상기 제2레벨 보유 회로의 출력 신호와 상기 제1레벨 보유 회로의 출력 신호의 차이신호에 일정한 이득을 곱한 신호를 가산하고, 상기 제2가산기는, 상기 역상입력 신호와 상기 제1레벨 보유 회로의 출력 신호에다 추가로, 상기 차이신호에 일정한 이득을 곱한 신호를 가산하는 것을 특징으로 하는 신호증폭회로.
제2항에 있어서, 상기 일정한 이득이 0 이상 1 이하인 것을 특징으로 하는 신호증폭회로.
제3항에 있어서, 상기 일정한 이득이 0 .29 이상 0.71 이하인 것을 특징으로 하는 신호증폭회로.
제4항에 있어서, 상기 일정한 이득이 0 .5인 것을 특징으로 하는 신호증폭회로.
제1항에 있어서, 상기 제1가산기는, 일단에 상기 정상입력 신호를 부여하고, 타단에 상기 제2레벨 보유 회로의 출력 신호를 부여하고, 중간 노드를 상기 제1증폭기의 입력에 접속하는, 종속접속되는 제1저항소자쌍으로 구성되며, 상기 제2가산기는, 일단에 상기 역상입력 신호를 부여하고, 타단에 상기 제1레벨 보유 회로의 출력 신호를 부여하고, 중간 노드를 상기 제2 증폭기의 입력에 접속하는, 종속접속되는 제2저항소자쌍으로 구성되는 것을 특징으로 하는 신호증폭회로.
제6항에 있어서, 상기 제1저항소자쌍의 2개의 저항치가 서로 같고, 상기 제2 저항소자쌍의 2개의 저항치가 서로 같은 것을 특징으로 하는 신호증폭회로.
제2항에 있어서, 상기 제2레벨 보유 회로의 출력 신호와 상기 제1레벨 보유 회로의 출력 신호의 차이신호를 출력하는 제1 차동 증폭기를 구비하고, 상기 제1가산기는, 일단에 상기 정상입력 신호를 주고, 타단을 상기 제1증폭기의 입력에 접속한 제1저항소자와, 일단에 상기 제2레벨 보유 회로의 출력을 주고, 타단을 상기 제1증폭기의 입력에 접속한 제2저항소자와, 일단에 상기 제1 차동 증폭기의 출력을 주고, 타단을 상기 제1증폭기의 입력에 접속한 제3저항소자로 이루어지는 제1저항소자회로로 구성되며, 상기 제2가산기는, 일단에 상기 역상입력 신호를 주고, 타단을 상기 제2증폭기의 입력에 접속한 제4저항소자와, 일단에 상기 제1레벨 보유 회로의 출력을 주고, 타단을 상기 제2증폭기의 입력에 접속한 제5저항소자와, 일단에 상기 제1 차동 증폭기의 출력을 주고, 타단을 상기 제2증폭기의 입력에 접속한 제6저항소자로 이루어지는 제2저항소자회로로 구성되는 것을 특징으로 하는 신호증폭회로.
제2항에 있어서, 상기 제1레벨 보유 회로의 출력 신호와 상기 제2레벨 보유 회로의 출력 신호의 차이신호를 출력하는 제1 차동 증폭기를 구비하고, 상기 제1 및 제2증폭기는 모두 차동형이며, 상기 제1가산기는, 일단에 상기 정상입력 신호를 주고, 타단을 상기 제1증폭기의 정상입력에 접속한 제1저항소자와, 일단에 상기 제2레벨 보유 회로의 출력을 주고, 타단을 상기 제1증폭기의 정상입력에 접속한 제2저항소자와, 일단에 상기 제1 차동 증폭기의 출력을 주고, 타단을 상기 제1증폭기의 역상입력에 접속한 제3저항소자로 이루어지는 제1저항소자회로로 구성되며, 상기 제2가산기는, 일단에 상기 역상입력 신호를 주고, 타단을 상기 제2증폭기의 정상입력에 접속한 제4저항소자와, 일단에 상기 제1레벨 보유 회로의 출력을 주고, 타단을 상기 제2증폭기의 정상입력에 접속한 제5저항소자와, 일단에 상기 제1차동증폭기의 출력을 주고, 타단을 상기 제2증폭기의 역상입력에 접속한 제6저항소자로 이루어지는 제2저항소자회로로 구성되는 것을 특징으로 하는 신호증폭회로.
제8항에 있어서, 상기 제1 및 제2저항소자의 저항치가 서로 같고, 상기 제3저항소자의 저항치와 상기 제1 차동 증폭기의 이득과의 곱이 상기 제1 또는 제2저항소자의 저항치에 대하여 소정의 값이며, 상기 제4 및 제5저항소자의 저항치가 서로 같고, 상기 제6저항소자의 저항치와 상기 제1 차동 증폭기의 이득과의 곱이 상기 제4 또는 제5저항소자의 저항치에 대하여 상기 소정의 값이며, 상기 소정의 값은, 0 이상 1 이하의 값인 것을 특징으로 하는 신호증폭회로.
제10항에 있어서, 상기 소정의 값은, 0.29 이상 0.71 이하인 것을 특징으로 하는 신호증폭회로.
제11항에 있어서, 상기 소정의 값은, 0.5인 것을 특징으로 하는 신호증폭회로.
제8항에 있어서, 상기 제1 차동 증폭기의 이득이 0 이상 1 이하이며, 상기 제1, 제2 및 제3저항소자의 저항치가 서로 같고, 상기 제4, 제5 및 제6저항소자의저항치가 서로 같은 것을 특징으로 하는 신호증폭회로.
제13항에 있어서, 상기 제1 차동 증폭기의 이득이 0.29 이상 0.71 이하인 것을 특징으로 하는 신호증폭회로.
제14항에 있어서, 상기 제1차동증폭기의 이득이 0.5 인 것을 특징으로 하는 신호증폭회로.
제1항에 있어서, 상기 제1 및 제2증폭기의 이득이 같은 것을 특징으로 하는 신호증폭회로.
제1항에 기재된 신호증폭회로를 초단증폭부로서 가짐과 동시에, 상기 초단증폭부의 출력을 입력하는 제2단 증폭부를 가지고,

상기 제2단 증폭부는 상기 초단증폭부가 출력하는 정상출력 신호를 입력으로 하는 제3레벨 보유 회로와, 상기 초단증폭부가 출력하는 역상출력 신호를 입력으로 하는 제4레벨 보유 회로와, 상기 정상출력 신호와 제4레벨 보유 회로의 출력 신호를 가산하는 제3가산기와, 상기 역상출력 신호와 제3레벨 보유 회로의 출력 신호를 가산하는 제4가산기와, 상기 제3가산기의 출력 신호와 상기 제4가산기의 출력 신호의 차이신호를 증폭하는 제2 차동 증폭기를 구비하는 것을 특징으로 하는 신호증폭회로.
제1항에 있어서, 상기 제1증폭기는, 상기 정상출력 신호를 출력하는 정전 증폭기이며, 상기 제2증폭기는, 상기 역상출력신호를 출력하는 정전 증폭기인 것을 특징으로 하는 신호증폭회로.
제1항에 있어서, 상기 제1증폭기는, 상기 역상출력신호를 출력하는 반전 증폭기이며, 상기 제2증폭기는, 상기 정상출력 신호를 출력하는 반전 증폭기인 것을 특징으로 하는 신호증폭회로.
제19항에 있어서, 상기 제1반전 증폭기의 입출력간 및 상기 제2반전 증폭기의 입출력간에 각각 저항소자가 접속된 것을 특징으로 하는 신호증폭회로.
제17항에 있어서, 상기 제1 내지 제4레벨 보유 회로는, 입력하는 신호의 피크(peak) 및 보텀(bottom) 중 어느 한쪽의 값을 보유하는 것을 특징으로 하는 신호증폭회로.
광검출기와, 상기 광검출기의 출력 전류를 차동 출력 신호로 변환하는 전치증폭기와, 제1항에 기재된 신호증폭회로를 구비하고, 상기 전치증폭기는, 상기 차동 출력 신호를 상기 정상입력 신호 및 상기 역상입력신호로서 상기 신호증폭회로에 출력하는 것을 특징으로 하는 광수신기.