JP2010028263A - 振幅制限増幅回路 - Google Patents

Abstract

【課題】差動入力を可能とし、入力される信号電力の損失を低減させる。
【解決手段】外部入力端子１に入力側が接続された平均値検出回路５Ａと、非反転入力端子が外部入力端子１に接続され、反転入力端子が平均値検出回路５Ａの出力側に接続された差動型振幅制限増幅回路４Ａと、外部入力端子２に入力側が接続された平均値検出回路５Ｂと、非反転入力端子が外部入力端子２に接続され、反転入力端子が平均値検出回路５Ｂの出力側に接続され、差動出力端子対が差動型振幅制限増幅回路４Ａの差動出力端子対に対して同相の組合せで並列接続された差動型振幅制限増幅回路４Ｂとを備える１段目差動増幅回路３Ａ、および１段目差動増幅回路３Ａの差動出力端子対の一方の端子に入力側が接続された平均値検出回路５Ｃと、非反転入力端子が平均値検出回路５Ｃの出力側に接続され、反転入力端子が１段目差動増幅回路３Ａの差動出力端子対の他方の端子に接続された差動型振幅制限増幅回路７とを備える２段目差動増幅回路６を有する。
【選択図】図１

Description

本発明は、間欠的な光信号を送受信する光伝送装置において受信信号を瞬時に振幅制限増幅する振幅制限増幅回路に関し、振幅制限増幅回路の前段の前置増幅回路が差動出力端子を有する場合に、差動接続を可能とする技術に関するものである。

インターネットの普及に伴い、高速大容量の光伝送システムの需要が高まっている。アクセスネットワークにおいては、ＦＴＴＨが普及し始めており、日本においてはＰＯＮ（Passive Optical Network）システムが導入されている。ＰＯＮは、パワースプリッタを用いて分岐した光ファイバ網を用いて、１つの局内装置に複数のユーザ装置を接続するネットワーク構成であるため、ユーザ装置から局内装置に向かっての上り通信は、間欠的なバースト信号となることから、バースト伝送技術が用いられている。ＰＯＮにおける上り通信用のバースト受信器は、各々のユーザ装置から送られてくるパワーも位相も異なる光信号を電気信号に変換し、瞬時に参照電位を抽出して、後段の論理回路が処理できる歪の少ない論理信号に等化増幅する増幅回路が必要となる。

このように瞬時に参照電位を抽出する振幅制限増幅回路としては、非特許文献１にあるような、ピーク検出回路を用いて瞬時に信号のトップレベルとボトムレベルを抽出し、その平均電位を参照電位として与える回路が提案されているが、ピーク検出回路の性質として、次のバースト信号入力時に保持しているピーク値をリセットする必要があり、外部からリセット信号を入力する必要があることから、回路構成が複雑になるという問題があった。この問題を解決するために、平均値検出回路を用いてリセット信号を不要化する構成（図７）が提案されている（特許文献１）。

図７中の符号は、１は外部入力端子、３は１段目差動増幅回路、４，７は差動型振幅制限増幅回路、５，５Ｃは平均値検出回路、６は２段目差動増幅回路、８，９は出力端子、を示す。平均値検出回路５，５Ｃは、例えば、入出力間に直列接続された抵抗と出力側と接地間に接続された容量とからなるローパスフィルタで構成される。アルファベットＡ〜Ｆは、図８中に示す電圧波形の回路上の観測部位を示す。図８中のアルファベットＡ〜Ｆは、図７中の対応するアルファベットＡ〜Ｆで示した部位における電圧波形を示す。

外部入力端子１に入力される信号は分岐された後に、一方は直接、差動型振幅制限増幅回路４の差動入力端子対の一方の端子（図７では非反転入力側）に入力され、他方は平均値検出回路５を介して他方の端子（図７では反転入力側）に入力される。図８では、外部入力端子１に入力される信号が、結合容量を介して接続された場合を想定し、電圧波形Ａのベースラインが結合容量の電荷蓄積に応じて変化する状態を示している。平均値検出回路５が十分に高速に設計されている場合、平均値検出回路５を介した電圧波形Ｂが、電圧波形Ａのベースライン変動に追随するため、差動型振幅制限増幅回路４における同相除去により、電圧波形Ｄには信号の先頭部付近を除いてベースライン変動の影響による波形の歪が生じない。

しかしながら、平均値検出回路５を高速化した場合、同符号連続に対し平均値検出回路５の出力電位が高速に応答して、偏った値を出力してしまう。差動型振幅制限増幅回路４の出力信号は、振幅制限がかかって出力されるため、振幅方向の変動は生じないものの、波形のクロスポイントが大きくずれることとなり、波形のデューティサイクルが符号に応じて大きく変動することになる。

差動型振幅制限増幅回路４の差動出力端子対の一方の端子（図７では反転出力側）の信号は、直接、２段目差動増幅回路６の差動型振幅制限増幅回路７の差動入力端子対の一方の端子（図７では反転入力側）に入力され、他方の端子（図７では非反転出力側）の信号は、２段目の平均値検出回路５Ｃを介して差動型振幅制限増幅回路７の他方の端子（図７では非反転入力側）に入力される。

２段目の平均値検出回路５Ｃの出力（電圧波形Ｃ）は、１段目のそれ（電圧波形Ｂ）と時定数が同じであれば、ほぼ同様の変動をもって差動型振幅制限増幅回路７に参照電位として入力されるが、信号は反転信号（電圧波形Ｄ）が入力されるため、出力される電圧波形Ｅ，Ｆには、１段目で生じたデューティ変動と逆の変動が生じる。このため、デューティ変動が相殺されて元の正常なデューティサイクルの信号となって出力される。図８の最下段の電圧波形は、電圧波形Ｅ，Ｆを拡大したものであるが、長い同符号連続の後でも正常なデューティサイクルで波形が出力されていることが分かる。

以上、説明した動作により、この回路構成では結合容量を介して信号を入力しても、応答性能の劣化が生じないばかりか、平均値検出回路の高速化が可能であるため、高速なバースト応答性能を実現できる。
M.Nakamura,N.Isbihara,Y.Akazawa and H.kimura,"A Wide-dynamic-range and extremely high-sensitivity CMOS optical receiver IC using feed-fowrard auto-bias adjustment," 1994 IEEE Custom Integrated Circuit Conference Proceeding,pp.629-632. 特開２００４−８８５２５号公報

しかしながら、この機能を実現するには、１段目差動増幅回路３で差動型振幅制限増幅回路４の差動入力端子対の一方の端子へ入力する信号と平均値検出回路に入力する信号が同相の信号である必要があるため、外部入力端子１は１つとなってしまう。一方、振幅制限増幅回路の前段に接続される前置増幅回路は、動作の安定性、同相雑音の除去などの目的で、差動出力インターフェースが採用されることが多い。図９に、振幅制限増幅回路の前段の前置増幅回路が差動出力構成の場合の接続状態を示す。

図９において、１５は光電気変換素子、１６は前置増幅回路、１７は結合容量、１８は終端回路、を示す。前置増幅回路１６の差動出力のどちらか一方（図９では反転出力側）の信号は入力不能となり、終端回路１８で終端されるため、信号電力の半分を捨ててしまう構成となってしまう。

以上のように、従来技術の振幅制限増幅回路は、前段の前置増幅回路が差動出力の場合、非反転出力端子か反転出力端子かどちらか一方からの出力信号しか入力できないため、入力振幅が低下する。このため、低い最小入力振幅を実現するために高い線形利得や広い非線形ダイナミックレンジを確保する必要があった。

本発明の目的は、従来技術に対し差動入力を可能とし、入力される信号電力の損失を低減した振幅制限増幅回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の振幅制限増幅回路は、第１の外部入力端子に入力側が接続された第１の平均値検出回路と、差動入力端子対の一方の端子が前記第１の外部入力端子に接続され、他方の端子が前記第１の平均値検出回路の出力側に接続された第１の差動型振幅制限増幅回路と、第２の外部入力端子に入力側が接続された第２の平均値検出回路と、差動入力端子対の一方の端子が前記第２の外部入力端子に接続され、他方の端子が前記第２の平均値検出回路の出力側に接続され、差動出力端子対が前記第１の差動型振幅制限増幅回路の差動出力端子対に対して同相の組合せで並列接続された第２の差動型振幅制限増幅回路とを備える１段目差動増幅回路、該１段目差動増幅回路の差動出力端子対の一方の端子に入力側が接続された第３の平均値検出回路と、差動入力端子対の一方の端子が前記第３の平均値検出回路の出力側に接続され、他方の端子が前記１段目差動増幅回路の差動出力端子対の他方の端子に接続された第３の差動型振幅制限増幅回路とを備える２段目差動増幅回路、を有することを特徴とする。
請求項２にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記１段目差動増幅回路を、第１の外部入力端子に入力側が接続された第１の平均値検出回路と、差動入力端子対の一方の端子が前記第１の外部入力端子に接続され、他方の端子が前記第１の平均値検出回路の出力側に接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第１群の差動増幅回路と、第２の外部入力端子に入力側が接続された第２の平均値検出回路と、差動入力端子対の一方の端子が前記第２の外部入力端子に接続され、他方の端子が前記第２の平均値検出回路の出力側に接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第２群の差動増幅回路と、前記第１群の差動増幅回路の終段の差動増幅回路の差動出力端子対と前記第２群の差動増幅回路の終段の差動増幅回路の差動出力端子対を同相で並列接続した各端子に差動入力端子対が接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第３群の差動増幅回路と、を備える別の１段目差動増幅回路に置き換えた、ことを特徴とする。
請求項３にかかる発明は、第１の外部入力端子に入力側が接続された第４の平均値検出回路と、第２の外部入力端子に入力側が接続された第５の平均値検出回路と、差動入力端子対の一方の端子に前記第５の平均値検出回路の出力信号と前記第１の外部入力端子に入力された信号を合成した信号が入力し、他方の端子に前記第４の平均値検出回路の出力信号と前記第２の外部入力端子に入力された信号を合成した信号が入力する第４の差動型振幅制限増幅回路とを具備する１段目差動増幅回路、該１段目差動増幅回路の差動出力端子対の一方の端子に入力側が接続された第６の平均値検出回路と、前記１段目差動増幅回路の差動出力端子対の他方の端子に入力側が接続された第７の平均値検出回路と、差動入力端子対の一方の端子に前記第６の平均値検出回路の出力信号と前記１段目差動増幅回路の差動出力端子対の一方の端子の出力信号を合成した信号が入力し、他方の端子に前記第７の平均値検出回路の出力信号と前記１段目差動増幅回路の差動出力端子対の他方の端子の出力信号を合成した信号が入力する第５の差動型振幅制限増幅回路とを具備する２段目差動増幅回路、を有することを特徴とする。
請求項４にかかる発明は、請求項１又は請求項２に記載の１段目差動増幅回路と、請求項３に記載の２段目差動増幅回路とを縦続接続したことを特徴とする。
請求項５にかかる発明は、請求項３に記載の１段目差動増幅回路と、請求項１に記載の２段目差動増幅回路とを縦続接続したことを特徴とする。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載の振幅制限増幅回路において、前記２段目差動増幅回路の後段に、ヒステリシス比較回路を接続したことを特徴とする。

本発明によれば、従来回路の１段目差動増幅回路を２組設けて出力信号を合成したり、入力信号をあらかじめ分岐して平均値検出した信号を他方の入力信号と合成したりすることで、従来技術と同等の機能を実現しつつ、差動入力インターフェースを実現することができるので、差動入力信号の電力損失を低減することができる。

＜第１の実施例＞
図１に本発明の第１の実施例の振幅制限増幅回路を示す。図中の符号１，２は外部入力端子、３Ａは１段目差動増幅回路、４Ａ，４Ｂは差動型振幅制限増幅回路、５Ａ，５Ｂ，５Ｃは平均値検出回路、６は２段目差動増幅回路、７は差動型振幅制限増幅回路を示す。

本実施例では、図７で説明した従来回路の１段目差動増幅回路を２組設け、差動型振幅制限増幅回路４Ａ，４Ｂの差動出力端子対を同相の組合せで並列接続することで、その出力信号を合成している。図１中、外部入力端子１に前置増幅回路の非反転出力信号を、外部入力端子２に反転出力信号を入力した場合、図１中下側の差動型振幅制限増幅回路４Ｂの非反転出力には反転信号が、反転出力には非反転信号が出力される。よって、上側の差動型振幅制限増幅回路４Ａの非反転出力端子と、下側の差動型振幅制限増幅回路４Ｂの反転出力端子を接続し、上側の差動型振幅制限増幅回路４Ａの反転出力端子と、下側の差動型振幅制限増幅回路４Ｂの非反転出力端子を接続すれば、差動入力信号の電力損失を生じずに、２段目差動増幅回路６に信号を出力することができることは明白である。

本実施例では簡単のために、平均値検出回路５Ａ，５Ｂを差動型振幅制限増幅回路４Ａ，４Ｂの反転入力端子側に設けた例を示したが、非反転入力端子側に設けても同様の効果が得られる。また、各差動型振幅制限増幅回路４Ａ，４Ｂで非反転入力端子側か反転入力端子側かを任意に選んだ場合でも、２つの差動型振幅制限増幅回路４Ａ，４Ｂの出力端子間の接続を同相の組み合わせどうしで並列接続すれば同様の効果が得られる。

図２に、本実施例の振幅制限増幅回路と、その前段の前置増幅回路１６が差動出力構成の場合の接続状態を示す。１７Ａ，１７Ｂは結合容量である。このように差動インターフェースで接続可能であるため、従来技術と比べて電力損失を低減できることが分かる。

＜第２の実施例＞
図３に本発明の第２の実施例の振幅制限増幅回路を示す。図３において、図１におけるものと同様のものには同じ符号をつけた。１０は外部入力端子１，２からの差動入力信号を合成して出力する差動型振幅制限増幅回路、１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３，１４は差動増幅回路、を示す。本実施例の１段目差動増幅回路３Ｂは、第１の実施例のように従来回路の１段目差動増幅回路３を２組設けた差動増幅回路３Ａとする構成の代わりに、２組の差動入力信号を中間段で合成して出力する差動型振幅制限増幅回路１０を用いている。第１実施例と同様の効果が得られることは明白である。

図３中、便宜上、外部入力端子１，２からの差動入力信号を合成して出力する差動型振幅制限増幅回路１０を、差動増幅回路４段で構成する例を示したが、増幅段の段数は任意で構わない。また、差動増幅回路１２Ａ，１２Ｂの出力部で信号を同相合成する例を示したが、任意の中間段の差動増幅回路（図３では例えば差動増幅回路１１Ａ，１１Ｂや差動増幅回路１３）の出力部で同相合成しても同様の効果が得られる。

＜第３の実施例＞
図４に本発明の第３の実施例の振幅制限増幅回路を示す。図４において、図１におけるものと同様のものには同じ符号をつけた。本実施例は、１段目差動増幅回路３Ｃに差動型振幅制限増幅回路４を１つしか用いずに実施している。外部入力端子１，２を各々分岐して一方に平均値検出回路５Ｄを、他方に平均値検出回路５Ｅを接続する。外部入力端子１に接続された平均値検出回路５Ｄの出力を分岐後の外部入力端子２側に、外部入力端子２に接続された平均値検出回路５Ｅの出力を分岐後の外部入力端子１側に合成すれば、外部入力端子１，２の一方に信号を、他方にその信号から抽出した平均値を参照電位として与える従来技術の回路構成と同様の効果を、差動型振幅制限増幅回路４を１段目差動増幅回路３Ｃに１つしか用いずに実現することができる。

図４では、２段目差動増幅回路６Ａの差動型振幅制限増幅回路７の入力部も、平均値検出回路５Ｆ，５Ｇを用い、１段目と同様の回路設計思想を適用し対称構成にした例を示している。差動増幅回路の入力端子の一方に信号を、他方にその信号の反転信号の平均値を入力した場合の動作は、信号に直接信号自身の平均値を合成して入力するに等しいので、差動型振幅制限増幅回路７の差動入力端子対では、差動の各々の入力信号を分岐し、平均値検出回路５Ｆ，５Ｇで平均値を検出した後に、それを再び元の信号に合成して入力する構成とすることで、第１の実施例、第２の実施例の２段目差動増幅回路６と同様の機能を差動増幅回路６Ａに実現している。

本実施例の特徴としては、回路構成が非反転・反転側で対称な形を取ることができるので、回路内部に発生する電磁界が電界中和点を持ち安定的な動作が可能になるなど、特に集積回路などに応用した場合にメリットが得られる。

＜第４の実施例＞
図５に本発明の第４の実施例を示す。図５において、図１におけるものと同様のものには同じ符号をつけた。第１の実施例から第３の実施例までに示した１段目差動増幅回路３Ａ，３Ｂ、３Ｃは、各々回路構成は異なるがその機能は等しい。また同様に、２段目差動増幅回路も、第１、第２の実施例に示した差動増幅回路６と第３の実施例に示した差動増幅回路６Ａとは同一の機能を有する。従って、第１の実施例から第３の実施例までに示した１段目差動増幅回路３Ａ，３Ｂ、３Ｃと２段目差動増幅回路６，６Ａは、任意の組み合わせで使用しても同様の効果が得られる。本実施例は便宜上、第３の実施例の１段目差動増幅回路３Ｃと第１の実施例の２段目差動増幅回路６を接続した例を示しているが、その他の組み合わせで用いても良い。

＜第５の実施例＞
図６に本発明の第５の実施例を示す。図６において、図１におけるものと同様のものには同じ符号をつけた。１９はヒステリシス比較回路、を示す。本発明の振幅制限増幅回路は、１段目差動増幅回路が平均値検出回路５Ａ，５Ｂ，５Ｄ，５Ｅの帯域内の低周波成分に関して同相入力となるため、長い無信号区間が続いた場合、差動増幅回路がバランスしてしまい、出力信号の中間レベルに雑音を出力してしまう。ヒステリシス比較回路１９を最終段に用いることで、信号が入力されるまでの間、差動増幅回路の非反転出力を“Ｌ”、反転出力側を“Ｈ”に固定することができる。

なお、本実施例では第３の実施例の振幅制限増幅回路を用いているが、他の実施例のものにヒステリシス比較回路１９を適用しても、同様の効果が得られる。

＜まとめ＞
以上、各実施例で説明したように、従来回路の１段目差動増幅回路を２組設けて出力信号を合成したり、入力信号をあらかじめ分岐し、平均値検出した信号を他方の入力信号と合成したりすることで、従来技術と同等の機能を実現しつつ、差動入力インターフェースを実現することができるので、差動入力信号の電力損失を低減することができる。

本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。 第１の実施例の振幅制限増幅回路と、その前段の前置増幅回路が差動出力構成の場合の接続状態を示すブロック図である。 本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。 本発明の第３の実施例の振幅制限増幅回路の構成を示すブロック図である。 本発明の第４の実施例の振幅制限増幅回路の構成を示すブロック図である。 本発明の第５の実施例の振幅制限増幅回路の構成を示すブロック図である。 従来のバースト対応振幅制限増幅回路の構成を示すブロック図である。 従来のバースト対応振幅制限増幅回路の動作原理を示す波形図である。 従来のバースト対応振幅制限増幅回路と、その前段の前置増幅回路が差動出力構成の場合の接続状態を示すブロック図である。

符号の説明

１，２：外部入力端子、３，３Ａ，３Ｂ，３Ｃ：１段目差動増幅回路、４，４Ａ，４Ｂ：差動型振幅制限増幅回路、５，５Ａ〜５Ｇ：平均値検出回路、６，６Ａ：２段目差動増幅回路、７：差動型振幅制限増幅回路、８，９：出力端子、１０：差動型振幅制限増幅回路、１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３，１４：差動増幅回路、１５：光電気変換素子、１６：前置増幅回路、１７，１７Ａ，１７Ｂ：結合容量、１８：終端回路、１９：ヒステリシス比較回路。
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ：図７中では図８に示した電圧波形の回路上の観測部位を示し、図８中では、図７に示した回路上の対応するアルファベットで示した部位における電圧波形を示す。

Claims (6)

1. 第１の外部入力端子に入力側が接続された第１の平均値検出回路と、差動入力端子対の一方の端子が前記第１の外部入力端子に接続され、他方の端子が前記第１の平均値検出回路の出力側に接続された第１の差動型振幅制限増幅回路と、第２の外部入力端子に入力側が接続された第２の平均値検出回路と、差動入力端子対の一方の端子が前記第２の外部入力端子に接続され、他方の端子が前記第２の平均値検出回路の出力側に接続され、差動出力端子対が前記第１の差動型振幅制限増幅回路の差動出力端子対に対して同相の組合せで並列接続された第２の差動型振幅制限増幅回路とを備える１段目差動増幅回路、
   該１段目差動増幅回路の差動出力端子対の一方の端子に入力側が接続された第３の平均値検出回路と、差動入力端子対の一方の端子が前記第３の平均値検出回路の出力側に接続され、他方の端子が前記１段目差動増幅回路の差動出力端子対の他方の端子に接続された第３の差動型振幅制限増幅回路とを備える２段目差動増幅回路、
   を有することを特徴とする振幅制限増幅回路。
2. 請求項１に記載の振幅制限増幅回路において、前記１段目差動増幅回路を、
   前記第１の外部入力端子に入力側が接続された前記第１の平均値検出回路と、差動入力端子対の一方の端子が前記第１の外部入力端子に接続され、他方の端子が前記第１の平均値検出回路の出力側に接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第１群の差動増幅回路と、
   前記第２の外部入力端子に入力側が接続された前記第２の平均値検出回路と、差動入力端子対の一方の端子が前記第２の外部入力端子に接続され、他方の端子が前記第２の平均値検出回路の出力側に接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第２群の差動増幅回路と、
   前記第１群の差動増幅回路の終段の差動増幅回路の差動出力端子対と前記第２群の差動増幅回路の終段の差動増幅回路の差動出力端子対を同相で並列接続した各端子に差動入力端子対が接続された初段の差動増幅回路および該初段の差動増幅回路の後段に縦続接続された０段又は１段以上の差動増幅回路からなる第３群の差動増幅回路と、
   からなる別の１段目差動増幅回路に置き換えた、
   ことを特徴とする振幅制限増幅回路。
3. 第１の外部入力端子に入力側が接続された第４の平均値検出回路と、第２の外部入力端子に入力側が接続された第５の平均値検出回路と、差動入力端子対の一方の端子に前記第５の平均値検出回路の出力信号と前記第１の外部入力端子に入力された信号を合成した信号が入力し、他方の端子に前記第４の平均値検出回路の出力信号と前記第２の外部入力端子に入力された信号を合成した信号が入力する第４の差動型振幅制限増幅回路とを具備する１段目差動増幅回路、
   該１段目差動増幅回路の差動出力端子対の一方の端子に入力側が接続された第６の平均値検出回路と、前記１段目差動増幅回路の差動出力端子対の他方の端子に入力側が接続された第７の平均値検出回路と、差動入力端子対の一方の端子に前記第６の平均値検出回路の出力信号と前記１段目差動増幅回路の差動出力端子対の一方の端子の出力信号を合成した信号が入力し、他方の端子に前記第７の平均値検出回路の出力信号と前記１段目差動増幅回路の差動出力端子対の他方の端子の出力信号を合成した信号が入力する第５の差動型振幅制限増幅回路とを具備する２段目差動増幅回路、
   を有することを特徴とする振幅制限増幅回路。
4. 請求項１又は請求項２に記載の１段目差動増幅回路と、請求項３に記載の２段目差動増幅回路とを縦続接続したことを特徴とする振幅制限増幅回路。
5. 請求項３に記載の１段目差動増幅回路と、請求項１に記載の２段目差動増幅回路とを縦続接続したことを特徴とする振幅制限増幅回路。
6. 請求項１乃至５のいずれか１つに記載の振幅制限増幅回路において、
   前記２段目差動増幅回路の後段に、ヒステリシス比較回路を接続したことを特徴とする振幅制限増幅回路。
   

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