JP2009038556A - リミッタアンプ回路 - Google Patents

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Abstract

【課題】良好な応答性を得ることができ、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のDC出力レベルが等しくなるのを防ぐことができるリミッタアンプ回路を得る。
【解決手段】差動増幅回路11は、正相入力信号と逆相入力信号とからなる差動入力信号を増幅する。差動増幅回路12は、差動増幅回路11の差動出力信号を増幅する。第1のオフセット調整回路14は、正相入力信号の直流成分と逆相入力信号の直流成分との電圧差に応じて差動増幅回路11の差動出力信号のDCオフセット電圧を調整する。第2のオフセット調整回路18は、差動増幅回路12の差動出力信号の一方の信号の直流成分と基準電圧REFとの電圧差に応じて差動増幅回路12の差動出力信号のDCオフセット電圧を調整する。
【選択図】図1

Description

本発明は、高速のバースト信号に対して優れた応答性を有するリミッタアンプ回路に関するものである。
高速データ伝送を可能とする光伝送システムとして、加入者ごとのデータ信号のパッケットを時間多重するPassive Optical Network(PON)システムが知られている。このシステムにおいてバースト信号を受信するために光受信回路が用いられる。
図15は、従来の光受信回路を示す図である。フォトダイオード100は微小な光信号を電流信号に変換する。トランスインピーダンスアンプ(TIA: Trans Impedance Amplifier)101は、この電流信号を電圧信号に変換増幅する。リミッタアンプ回路102は、トランスインピーダンスアンプ101の出力信号を一定振幅に増幅する。
図16は、図15の光受信回路のトランスインピーダンスアンプの出力信号を示す図である。トランスインピーダンスアンプの正相出力IPと逆相出力INにそれぞれDCオフセットが生じる。入力信号のDCオフセットはトランスインピーダンスアンプの利得分だけ増倍される。DCオフセットの大きさはトランスインピーダンスアンプの個体差により異なるが、DCオフセットが大きい場合、リミッタアンプ回路のバースト応答性を劣化させ、良好な応答性が得られないという問題がある。
図17は、AC結合構成の従来の光受信回路を示す図である。トランスインピーダンスアンプとリミッタアンプ回路の間に結合容量C1,C2が設けられている。これにより、図15の光受信回路のDCオフセットの影響を無くすことができる。
図18は、図17の光受信回路のトランスインピーダンスアンプの正相出力を示す図であり、図19は逆相出力を示す図である。結合容量C1,C2とリミッタアンプ回路102の入力インピーダンス50Ωで決まる時定数によりDCレベルが変化して、適正なDCオフセットになるまでの時間がかかるという問題がある。
そこで、結合容量を用いず、オフセット調整回路を設けたリミッタアンプ回路が提案されている(例えば、特許文献1参照)。オフセット調整回路は、正相入力信号の直流成分と逆相入力信号の直流成分をピーク検出回路により検出し、これらの電圧差を差動増幅回路に負帰還し、この電位差に応じて差動増幅回路の差動出力信号のDCオフセット電圧を調整する。これにより良好な応答性を得ることができる。
特開2006−311210号公報
しかし、オフセット調整回路を設けた従来のリミッタアンプ回路では、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のDC出力レベルが等しくなってしまうという問題があった。
また、バースト信号の速度が1Gb/s(GPON/GEPON)の場合はピーク検出回路の応答性は無視できた。しかし、今後の10Gb/s(10G−PON)の高速信号では、ピーク検出回路の応答性が問題となる。そして、リークの少ないMOSトランジスタを用いた高いホールド性能を持ったピーク検出回路では、差動入力信号のDCレベルの変化に追従できないため、正常な動作を行うことができなかった。
本発明は、上述のような課題を解決するためになされたもので、その第1の目的は、良好な応答性を得ることができ、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のDC出力レベルが等しくなるのを防ぐことができるリミッタアンプ回路を得るものである。
本発明の第2の目的は、高速のバースト信号に対しても良好な応答性を得ることができ、正常な動作を行うことができるリミッタアンプ回路を得るものである。
本発明に係るリミッタアンプ回路は、正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第1の差動増幅回路と、第1の差動増幅回路の差動出力信号を増幅する第2の差動増幅回路と、正相入力信号の直流成分と逆相入力信号の直流成分との電圧差に応じて第1の差動増幅回路の差動出力信号のDCオフセット電圧を調整する第1のオフセット調整回路と、第2の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧との電圧差に応じて第2の差動増幅回路の差動出力信号のDCオフセット電圧を調整する第2のオフセット調整回路とを備える。本発明のその他の特徴は以下に明らかにする。
本発明により、良好な応答性を得ることができ、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のDC出力レベルが等しくなるのを防ぐことができる。
図1は、本発明の実施の形態に係るリミッタアンプ回路を示すブロック図である。差動増幅回路11(第1の差動増幅回路11)は、正相入力信号IPと逆相入力信号INとからなる差動入力信号を増幅する。差動増幅回路12,13(第2の差動増幅回路12)は、差動増幅回路11の差動出力信号を増幅する。
第1のオフセット調整回路14は、第1のピーク検出回路15と、第2のピーク検出回路16と、差動増幅回路17(第3の差動増幅回路)とを有する。第1のピーク検出回路15は、正相入力信号IPの直流成分を検出して保持する。第2のピーク検出回路16は、逆相入力信号INの直流成分を検出して保持する。差動増幅回路17は、第1,第2のピーク検出回路15,16により検出した正相入力信号IPの直流成分と逆相入力信号INの直流成分との電圧差を差動増幅回路11に負帰還し、この電位差に応じて差動増幅回路11の差動出力信号のDCオフセット電圧を調整する。
第2のオフセット調整回路18は、第3のピーク検出回路19と、差動増幅回路20(第4の差動増幅回路)とを有する。第3のピーク検出回路19は、飽和している差動増幅回路13の差動出力信号の一方の信号の直流成分を検出して保持する。差動増幅回路20は、第3のピーク検出回路19により検出した差動増幅回路12の差動出力信号の一方の信号の直流成分と基準電圧REFとの電圧差を差動増幅回路12に正帰還し、この電位差に応じて差動増幅回路12の差動出力信号のDCオフセット電圧を調整する。
図2は、図1のリミッタアンプ回路の前段部分を示す回路図である。差動増幅回路11は、トランジスタQ1〜Q6と、負荷抵抗R1,R2と、定電流回路I1〜I4とを有する。一対のトランジスタQ1,Q2(第1の差動トランジスタ)は、差動入力信号IP,INをそれぞれベース(入力端子)から入力する。一対のトランジスタQ1,Q2のコレクタ(出力端子)と定電圧端子VCC(第1の定電圧端子)との間に、一対の負荷抵抗R1,R2(第1の負荷抵抗)がそれぞれ接続されている。共通接続されたトランジスタQ1,Q2のエミッタと定電圧端子VEEとの間に定電流回路I1が接続されている。
トランジスタQ3,Q4のコレクタはそれぞれトランジスタQ1,Q2のコレクタに接続されている。共通接続されたトランジスタQ3,Q4のエミッタと定電圧端子VEEとの間に定電流回路I2が接続されている。トランジスタQ5,Q6のコレクタは定電圧端子VCCに接続され、ベースはそれぞれトランジスタQ1,Q2のコレクタに接続されている。トランジスタQ5,Q6のエミッタと定電圧端子VEEとの間にそれぞれ定電流回路I3,I4が接続されている。トランジスタQ6,Q5のエミッタから差動増幅回路11の差動出力信号POS,NEGが出力される。
第1のピーク検出回路15は、第1のバイポーラトランジスタQ7と、第2のバイポーラトランジスタQ8と、負荷抵抗R3,R4と、定電流回路I5と、ダイオードDと、容量Cとを有する。第1のバイポーラトランジスタQ7のベースから信号が入力される。第2のバイポーラトランジスタQ8は、第1のバイポーラトランジスタと差動対を構成し、ベースから第1のピーク検出回路15の出力信号を出力する。第1,第2のバイポーラトランジスタQ7,Q8のコレクタと定電圧端子VCCとの間に負荷抵抗R3,R4が接続されている。共通接続された第1,第2のバイポーラトランジスタQ7,Q8のエミッタと定電圧端子VEEとの間に定電流回路I5が接続されている。ダイオードDは、第2のバイポーラトランジスタQ8のコレクタとベースとの間に接続されている。容量Cは、第2のバイポーラトランジスタQ8のベースと定電圧端子VEE(第2の定電圧端子)との間に接続されている。第2,第3のピーク検出回路16,19も同様の構成を有する。
第2のバイポーラトランジスタQ8のコレクタと電源VEEとの間にダイオードDと容量Cを直列に接続して直流成分を抽出する。これにより、信号の直流成分に相当する電荷がダイオードDを介して容量Cに蓄積される。ここで、第2のバイポーラトランジスタQ8のベースを容量CとダイオードDとの間に接続して放電パスを設けることで、差動入力信号のDCレベルの変化に対応した電位を得ることができる。
なお、正相入力側の第1のピーク検出回路15は、差動入力信号が入力された場合の方が入力されていない場合よりもハイレベルが入力振幅分上がる。一方、逆相入力側の第2のピーク検出回路16はハイレベルが変わらない。従って、同じピーク検出回路を用いても、逆相入力側の第2のピーク検出回路16の応答が遅くなってしまう。そこで、この第1,第2のピーク検出回路15,16の対称性を良くするために差動増幅回路17を設けている。
差動増幅回路17は、トランジスタQ9〜Q12と、負荷抵抗R5〜R8と、定電流回路I6〜I8とを有する。トランジスタQ9,Q10は、第1,第2のピーク検出回路15,16の出力信号をそれぞれベースから入力する。トランジスタQ9,Q10のコレクタと定電圧端子VCCとの間に、一対の負荷抵抗R5,R6がそれぞれ接続されている。トランジスタQ9,Q10のエミッタはそれぞれ抵抗R7,R8の一端に接続されている。共通接続された抵抗R7,R8の他端と定電圧端子VEEとの間に定電流回路I6が接続されている。トランジスタQ11,Q12のベースはそれぞれトランジスタQ9,Q10のコレクタに接続され、トランジスタQ11,Q12のコレクタは定電圧端子VCCに接続されている。トランジスタQ11,Q12のエミッタと定電圧端子VEEとの間にそれぞれ定電流回路I7,I8が接続されている。トランジスタQ11,Q12のエミッタからそれぞれ差動増幅回路11のトランジスタQ3,Q4のベースに、差動増幅回路17の差動出力信号が出力される。これにより、差動増幅回路17は、第1のピーク検出回路15の出力信号と第2のピーク検出回路16の出力信号との電圧差に応じた電流を、一対の負荷抵抗R1,R2から引き抜く。
図3は、図1のリミッタアンプ回路の後段部分を示す回路図である。差動増幅回路12は、トランジスタQ13〜Q18と、負荷抵抗R9,R10と、定電流回路I9〜I12とを有する。一対のトランジスタQ13,Q14(第2の差動トランジスタ)は、差動増幅回路11の差動出力信号POS,NEGをそれぞれベース(入力端子)から入力する。一対のトランジスタQ13,Q14のコレクタ(出力端子)と定電圧端子VCC(第1の定電圧端子)との間に、一対の負荷抵抗R9,R10(第2の負荷抵抗)がそれぞれ接続されている。共通接続されたトランジスタQ13,Q14のエミッタと定電圧端子VEEとの間に定電流回路I9が接続されている。
トランジスタQ15,Q16のコレクタはそれぞれトランジスタQ13,Q14のコレクタに接続されている。共通接続されたトランジスタQ15,Q16のエミッタと定電圧端子VEEとの間に定電流回路I10が接続されている。トランジスタQ17,Q18のコレクタは定電圧端子VCCに接続され、ベースはそれぞれトランジスタQ13,Q14のコレクタに接続されている。トランジスタQ17,Q18のエミッタと定電圧端子VEEとの間にそれぞれ定電流回路I11,I12が接続されている。トランジスタQ18,Q17のエミッタから差動増幅回路12の差動出力信号が出力される。
差動増幅回路20は、トランジスタQ19〜Q22と、負荷抵抗R11〜R14と、定電流回路I13〜I15とを有する。トランジスタQ19は第3のピーク検出回路19の出力信号をベースから入力し、トランジスタQ20は基準電圧REFをベースから入力する。トランジスタQ19,Q20のコレクタと定電圧端子VCCとの間に、一対の負荷抵抗R11,R12がそれぞれ接続されている。トランジスタQ19,Q20のエミッタはそれぞれ抵抗R13,R14の一端に接続されている。共通接続された抵抗R13,R14の他端と定電圧端子VEEとの間に定電流回路I13が接続されている。トランジスタQ21,Q22のベースはそれぞれトランジスタQ19,Q20のコレクタに接続され、トランジスタQ21,Q22のコレクタは定電圧端子VCCに接続されている。トランジスタQ21,Q22のエミッタと定電圧端子VEEとの間にそれぞれ定電流回路I14,I15が接続されている。トランジスタQ21,Q22のエミッタからそれぞれ差動増幅回路12のトランジスタQ15,Q16のベースに、差動増幅回路20の差動出力信号が出力される。これにより、差動増幅回路20は、第3のピーク検出回路19の出力信号と基準電圧REFとの電圧差に応じた電流を、一対の負荷抵抗R9,R10から引き抜く。
第1のオフセット調整回路14は、AC結合入力であるため、差動入力信号のDCレベルの変化に追従して差動増幅回路11の差動出力信号のDCオフセット電圧を調整することができる。これにより、良好な応答性を得ることができる。
また、基準電圧REFが所定の値に調整され、第2のオフセット調整回路18は、差動入力信号(パケット信号)が入力された場合(入力信号振幅が有る場合)は差動増幅回路12の差動出力信号のDCオフセット電圧にDCオフセットを付加せず、差動入力信号(パケット信号)が入力されていない場合(入力信号振幅が無い場合)は差動増幅回路12の差動出力信号のDCオフセット電圧にDCオフセットを付加する。これにより、差動入力信号が入力されていない場合にリミッタアンプ回路の正相出力信号がロー、逆相出力信号がハイとなるようにDCレベルを調整する。従って、差動入力信号が入力されていない場合にリミッタアンプ回路の正相出力信号と逆相出力信号のDC出力レベルが等しくなってしまうのを防止することができる。
また、差動増幅回路13の差動出力信号は飽和している。これにより、第2のオフセット調整回路18は、入力振幅に依存することなく、パケット(信号入力)の有無を検出することができる。
また、差動入力信号の過渡期において、第1,第2のオフセット調整回路14,18の応答時間分の遅延が生じる。これに対し、本実施の形態では、第1のオフセット調整回路14の第1,第2のピーク検出回路15,16と第2のオフセット調整回路18の第3のピーク検出回路19の回路定数は等しく、第1のオフセット調整回路14の差動増幅回路17と第2のオフセット調整回路18の差動増幅回路20の回路定数は等しい。これにより、第1のオフセット調整回路14と第2のオフセット調整回路18の応答時間を容易に合わせることができるため、差動入力信号の過渡期においてオフセットを付加した状態からオフセットを解除するまでの応答時間を第1,第2のオフセット調整回路14,18でほぼ同じにすることができる。従って、高速のバースト信号に対しても良好な応答性を得ることができ、正常な動作を行うことができる。
図4は、リミッタアンプ回路の差動入力信号のシミュレーション結果を示す波形図である。図5は、第1,第2のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。図6は、第3の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。図7は、第1の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。本実施の形態に係るリミッタアンプ回路はAC結合入力であるため、容量値(シミュレーションでは100pF)により、差動入力信号のDCレベル(ハイレベル)が変化してしまう。これに対し、放電パスのあるピーク検出回路により第1のオフセット調整回路を構成している。これにより、図7に示すように、第1のオフセット調整回路は、3nsの応答時間がかかる。3ns以降は差動入力信号のDCレベル変化に対応することができる。
図8は、第3のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。図9は、第4の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。図10は、第2の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。第2のオフセット調整回路は、差動入力信号が入力されていない場合に第2の差動増幅回路の正相出力信号がロー、逆相出力信号がハイとなるようにDCレベルを調整する。そして、第1のオフセット調整回路と第2のオフセット調整回路の回路定数を同じにすることで、第1のオフセット調整回路と第2のオフセット調整回路の応答時間を容易に合わせることができる。
図11は、リミッタアンプ回路の差動出力信号のシミュレーション結果を示す波形図である。図12〜14は、図11の丸で囲った部分を拡大した図であり、それぞれ入力を30mVpp、100mVpp、300mVppとしている。第1のオフセット調整回路と第2のオフセット調整回路の回路定数を等しくしている。このシミュレーション結果から、動作速度が10Gb/s(10倍)になっても、本実施の形態に係るリミッタアンプ回路は高速に応答することができることが確認された。
本発明の実施の形態に係るリミッタアンプ回路を示すブロック図である。 図1のリミッタアンプ回路の前段部分を示す回路図である。 図1のリミッタアンプ回路の後段部分を示す回路図である。 リミッタアンプ回路の差動入力信号のシミュレーション結果を示す波形図である。 第1,第2のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。 第3の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。 第1の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。 第3のピーク検出回路の出力信号のシミュレーション結果を示す波形図である。 第4の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。 第2の差動増幅回路の差動出力信号のシミュレーション結果を示す波形図である。 リミッタアンプ回路の差動出力信号のシミュレーション結果を示す波形図である。 図11の丸で囲った部分を拡大した図である。 図11の丸で囲った部分を拡大した図である。 図11の丸で囲った部分を拡大した図である。 従来の光受信回路を示す図である。 図15の光受信回路のトランスインピーダンスアンプの出力信号を示す図である。 AC結合構成の従来の光受信回路を示す図である。 図17の光受信回路のトランスインピーダンスアンプの正相出力を示す図である。 図17の光受信回路のトランスインピーダンスアンプの逆相出力を示す図である。
符号の説明
11 差動増幅回路(第1の差動増幅回路)
12,13 差動増幅回路(第2の差動増幅回路)
14 第1のオフセット調整回路
15 第1のピーク検出回路
16 第2のピーク検出回路
17 差動増幅回路(第3の差動増幅回路)
18 第2のオフセット調整回路
19 第3のピーク検出回路
20 差動増幅回路(第4の差動増幅回路)
C 容量
D ダイオード
Q1,Q2 第1の差動トランジスタ
Q13,Q14 第2の差動トランジスタ
Q7 第1のバイポーラトランジスタ
Q8 第2のバイポーラトランジスタ
R1,R2 第1の負荷抵抗
R9,R10 第2の負荷抵抗

Claims (6)

  1. 正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第1の差動増幅回路と、
    前記第1の差動増幅回路の差動出力信号を増幅する第2の差動増幅回路と、
    前記正相入力信号の直流成分と前記逆相入力信号の直流成分との電圧差に応じて前記第1の差動増幅回路の差動出力信号のDCオフセット電圧を調整する第1のオフセット調整回路と、
    前記第2の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧に応じて前記第2の差動増幅回路の差動出力信号のDCオフセット電圧を調整する第2のオフセット調整回路とを備えることを特徴とするリミッタアンプ回路。
  2. 前記基準電圧が所定の値に調整され、前記第2のオフセット調整回路は、前記差動入力信号が入力された場合は前記第2の差動増幅回路の差動出力信号のDCオフセット電圧にDCオフセットを付加せず、前記差動入力信号が入力されていない場合は前記第2の差動増幅回路の差動出力信号のDCオフセット電圧にDCオフセットを付加することを特徴とする請求項1に記載のリミッタアンプ回路。
  3. 前記第2の差動増幅回路の差動出力信号は飽和していることを特徴とする請求項1又は2に記載のリミッタアンプ回路。
  4. 前記第1の差動増幅回路は、
    前記差動入力信号をそれぞれ入力端子から入力する一対の第1の差動トランジスタと、
    前記一対の第1の差動トランジスタの出力端子と第1の定電圧端子との間にそれぞれ接続された一対の第1の負荷抵抗とを有し、
    前記第2の差動増幅回路は、
    前記第1の差動増幅回路の差動出力信号をそれぞれ入力端子から入力する一対の第2の差動トランジスタと、
    前記一対の第2の差動トランジスタの出力端子と第1の定電圧端子との間にそれぞれ接続された一対の第2の負荷抵抗とを有し、
    前記第1のオフセット調整回路は、
    前記正相入力信号の直流成分を検出して保持する第1のピーク検出回路と、
    前記逆相入力信号の直流成分を検出して保持する第2のピーク検出回路と、
    前記第1のピーク検出回路の出力信号と前記第2のピーク検出回路の出力信号との電圧差に応じた電流を、前記一対の第1の負荷抵抗から引き抜く第3の差動増幅回路とを有し、
    前記第2のオフセット調整回路は、
    前記第2の差動増幅回路の差動出力信号の一方の信号の直流成分を検出して保持する第3のピーク検出回路と、
    前記第3のピーク検出回路の出力信号と基準電圧との電圧差に応じた電流を、前記一対の第2の負荷抵抗から引き抜く第4の差動増幅回路とを有することを特徴とする請求項1〜3の何れか1項に記載のリミッタアンプ回路。
  5. 前記第1,第2のピーク検出回路と前記第3のピーク検出回路の回路定数は等しく、前記第3の差動増幅回路と前記第4の差動増幅回路の回路定数は等しいことを特徴とする請求項4に記載のリミッタアンプ回路。
  6. 前記第1〜第3のピーク検出回路は、
    ベースから信号が入力される第1のバイポーラトランジスタと、
    前記第1のバイポーラトランジスタと差動対を構成し、ベースから信号を出力する第2のバイポーラトランジスタと、
    前記第2のバイポーラトランジスタのコレクタとベースとの間に接続されたダイオードと、
    前記第2のバイポーラトランジスタのベースと第2の定電圧端子との間に接続された容量とを有することを特徴とする請求項1〜5の何れか1項に記載のリミッタアンプ回路。
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