JPH10190385A - 増幅回路ユニットおよび増幅回路 - Google Patents
増幅回路ユニットおよび増幅回路Info
- Publication number
- JPH10190385A JPH10190385A JP8349810A JP34981096A JPH10190385A JP H10190385 A JPH10190385 A JP H10190385A JP 8349810 A JP8349810 A JP 8349810A JP 34981096 A JP34981096 A JP 34981096A JP H10190385 A JPH10190385 A JP H10190385A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- signal
- circuit
- input
- peak value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
- H03F3/087—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with IC amplifier blocks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 差動入力信号に対して瞬時にオフセット補償
を行い、一定振幅の信号を出力でき、かつ同符号連続に
対して高い耐力を有するようにする。 【解決手段】 差動入力信号の一方の信号を入力する入
力端子ＩＮeと、他方の信号を入力する入力端子ＩＮo
と、前記一方の入力端子ＩＮeに入力された電圧信号の
データ入力期間における直流値と前記他方の入力端子Ｉ
Ｎoに入力された電圧信号のデータ入力期間における直
流値とを等しくして出力するオフセット補償回路Ａ11
と、このオフセット補償回路Ａ11の差動出力信号を入力
信号とし、線形領域で増幅しながら出力信号振幅を一定
に保つ振幅制限増幅回路Ａ12と、差動出力信号の一方の
信号を出力する出力端子ＯＵＴeと、他方の信号を出力
する出力端子ＯＵＴoを備える。
を行い、一定振幅の信号を出力でき、かつ同符号連続に
対して高い耐力を有するようにする。 【解決手段】 差動入力信号の一方の信号を入力する入
力端子ＩＮeと、他方の信号を入力する入力端子ＩＮo
と、前記一方の入力端子ＩＮeに入力された電圧信号の
データ入力期間における直流値と前記他方の入力端子Ｉ
Ｎoに入力された電圧信号のデータ入力期間における直
流値とを等しくして出力するオフセット補償回路Ａ11
と、このオフセット補償回路Ａ11の差動出力信号を入力
信号とし、線形領域で増幅しながら出力信号振幅を一定
に保つ振幅制限増幅回路Ａ12と、差動出力信号の一方の
信号を出力する出力端子ＯＵＴeと、他方の信号を出力
する出力端子ＯＵＴoを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、光受信回路に適用
され、特にバースト信号を増幅するための増幅回路ユニ
ット、およびその増幅回路ユニットを複数用いた増幅回
路に関するものである。
され、特にバースト信号を増幅するための増幅回路ユニ
ット、およびその増幅回路ユニットを複数用いた増幅回
路に関するものである。
【０００２】
【従来の技術】光ディジタル通信システムにおいては、
減衰した信号を増幅する光受信回路部が不可欠である。
この光受信回路部には、フォトダイオードによって光信
号を電流信号に変換した後、この電流信号を電圧信号に
変換すると共に、論理の識別が可能な電圧振幅まで増幅
する機能が要求される。
減衰した信号を増幅する光受信回路部が不可欠である。
この光受信回路部には、フォトダイオードによって光信
号を電流信号に変換した後、この電流信号を電圧信号に
変換すると共に、論理の識別が可能な電圧振幅まで増幅
する機能が要求される。
【０００３】図16は従来の光受信回路の構成を示すブロ
ック図であり、受光素子ＰＤ(フォトダイオード)によっ
て光信号ｈνを電流信号Ｉinに変換し、この電流信号Ｉ
inを前置増幅回路３に入力する。この前置増幅回路３は
電流信号Ｉinを電圧信号ｔに変換する。電圧信号ｔはキ
ャパシタＣを介して低域周波数成分が除去され、電圧信
号ｕとなって主増幅回路４の振幅制限増幅回路41に入力
される。この振幅制限増幅回路41は電圧源Ｅから供給さ
れる固定電圧ｖをしきい値として、電圧信号ｕを増幅
し、論理の識別が可能なパルス信号データ列ｗを出力す
る。
ック図であり、受光素子ＰＤ(フォトダイオード)によっ
て光信号ｈνを電流信号Ｉinに変換し、この電流信号Ｉ
inを前置増幅回路３に入力する。この前置増幅回路３は
電流信号Ｉinを電圧信号ｔに変換する。電圧信号ｔはキ
ャパシタＣを介して低域周波数成分が除去され、電圧信
号ｕとなって主増幅回路４の振幅制限増幅回路41に入力
される。この振幅制限増幅回路41は電圧源Ｅから供給さ
れる固定電圧ｖをしきい値として、電圧信号ｕを増幅
し、論理の識別が可能なパルス信号データ列ｗを出力す
る。
【０００４】すなわち、従来の増幅回路では、入力信号
の低域周波数成分を遮断して、入力信号レベルに係らず
その直流レベルを一定とし、固定しきい値レベルを基準
として、振幅制限増幅回路41によって信号電圧を増幅し
ていた。
の低域周波数成分を遮断して、入力信号レベルに係らず
その直流レベルを一定とし、固定しきい値レベルを基準
として、振幅制限増幅回路41によって信号電圧を増幅し
ていた。
【０００５】
【発明が解決しようとする課題】ところで、近年、バー
スト状のデータ信号を用いる光通信方式が検討されてお
り、光受信回路部として、データ入力開始時の高速応答
性が要求されている。
スト状のデータ信号を用いる光通信方式が検討されてお
り、光受信回路部として、データ入力開始時の高速応答
性が要求されている。
【０００６】しかしながら、上述した従来例では、デー
タ入力開始時の高速応答性と同符号連続耐力が両立でき
ないという問題がある。
タ入力開始時の高速応答性と同符号連続耐力が両立でき
ないという問題がある。
【０００７】図17はキャパシタＣを小さい値に設定し、
低域遮断周波数を高くした場合のデータ入力開始時の振
幅制限増幅回路41への入力信号波形(ａ)と、出力データ
波形(ｂ)の関係を示した説明図であり、図19は図16のキ
ャパシタＣを大きい値に設定し、低域遮断周波数を低く
した場合のデータ入力開始時の振幅制限増幅回路41への
入力信号波形(ａ)と、出力データ波形(ｂ)の関係を示し
た説明図である。低域遮断周波数を高く設定した方が、
直流レベル変動が速く、短期間で入力データｕの中間レ
ベルを固定しきい値レベルｖに近づけることが可能であ
り、データ入力開始時の歪劣化期間を短くすることがで
きる。
低域遮断周波数を高くした場合のデータ入力開始時の振
幅制限増幅回路41への入力信号波形(ａ)と、出力データ
波形(ｂ)の関係を示した説明図であり、図19は図16のキ
ャパシタＣを大きい値に設定し、低域遮断周波数を低く
した場合のデータ入力開始時の振幅制限増幅回路41への
入力信号波形(ａ)と、出力データ波形(ｂ)の関係を示し
た説明図である。低域遮断周波数を高く設定した方が、
直流レベル変動が速く、短期間で入力データｕの中間レ
ベルを固定しきい値レベルｖに近づけることが可能であ
り、データ入力開始時の歪劣化期間を短くすることがで
きる。
【０００８】図18はキャパシタＣを小さい値に設定し、
低域遮断周波数を高くした場合の１連続時の振幅制限増
幅回路41への入力信号波形(ａ)と、出力データ波形(ｂ)
の関係を示した図であり、図20は図16のキャパシタＣを
大きい値に設定し、低域遮断周波数を低くした場合の１
連続時の振幅制限増幅回路41への入力信号波形(ａ)と、
出力データ波形(ｂ)の関係を示した説明図である。図18
では直流レベル変動が速いため、１連続時に出力データ
の論理の反転が生じているのに対し、図20では直流レベ
ル変動が遅く、同符号連続に対して高い耐力を有するこ
とが分かる。
低域遮断周波数を高くした場合の１連続時の振幅制限増
幅回路41への入力信号波形(ａ)と、出力データ波形(ｂ)
の関係を示した図であり、図20は図16のキャパシタＣを
大きい値に設定し、低域遮断周波数を低くした場合の１
連続時の振幅制限増幅回路41への入力信号波形(ａ)と、
出力データ波形(ｂ)の関係を示した説明図である。図18
では直流レベル変動が速いため、１連続時に出力データ
の論理の反転が生じているのに対し、図20では直流レベ
ル変動が遅く、同符号連続に対して高い耐力を有するこ
とが分かる。
【０００９】以上の説明のように、従来例では、低域遮
断周波数を高く設定した場合には、データ入力開始時の
高速応答特性を得られるが、その反面、同符号連続耐力
が低下する。前記条件とは反対に低域遮断周波数を低く
設定した場合には、同符号連続耐力が向上するが、その
反面、データ入力開始時の高速応答特性が失われるとい
うトレードオフの関係が存在する。
断周波数を高く設定した場合には、データ入力開始時の
高速応答特性を得られるが、その反面、同符号連続耐力
が低下する。前記条件とは反対に低域遮断周波数を低く
設定した場合には、同符号連続耐力が向上するが、その
反面、データ入力開始時の高速応答特性が失われるとい
うトレードオフの関係が存在する。
【００１０】そこで、本発明は、前記従来の問題を解決
し、低域遮断型光受信回路では、一般に相反することに
なるデータ入力開始時の高速応答特性と同符号連続耐力
との両立が実現される増幅回路ユニットおよび増幅回路
を提供することを目的とするものである。
し、低域遮断型光受信回路では、一般に相反することに
なるデータ入力開始時の高速応答特性と同符号連続耐力
との両立が実現される増幅回路ユニットおよび増幅回路
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る増幅回路ユニットおよび増幅回路は、
差動入力信号波形の正相と逆相とのそれぞれのピーク値
を検出，保持し、正相入力信号とそのピーク値の差と、
逆相入力信号とそのピーク値の差を出力するオフセット
補償回路の後段に、このオフセット補償回路の差動出力
信号を入力信号とし、線形領域で増幅しながら出力信号
振幅を一定に保つ振幅制限増幅回路を備えたものであ
り、このような回路構成により、データ入力開始時の高
速応答特性と同符号連続耐力が両立できることとなる。
に、本発明に係る増幅回路ユニットおよび増幅回路は、
差動入力信号波形の正相と逆相とのそれぞれのピーク値
を検出，保持し、正相入力信号とそのピーク値の差と、
逆相入力信号とそのピーク値の差を出力するオフセット
補償回路の後段に、このオフセット補償回路の差動出力
信号を入力信号とし、線形領域で増幅しながら出力信号
振幅を一定に保つ振幅制限増幅回路を備えたものであ
り、このような回路構成により、データ入力開始時の高
速応答特性と同符号連続耐力が両立できることとなる。
【００１２】
【発明の実施の形態】本発明の請求項１に記載の発明
は、差動入力信号の正相入力信号を入力とする第１のピ
ーク値検出・保持回路と、前記差動入力信号の逆相入力
信号を入力とする第２のピーク値検出・保持回路と、前
記正相入力信号と前記第１のピーク値検出・保持回路の
出力信号とを入力として、その差を出力する第１の差動
増幅回路と、前記逆相入力信号と前記第２のピーク値検
出・保持回路の出力信号とを入力として、その差を出力
する第２の差動増幅回路とから構成されるオフセット補
償回路と、前記第１の差動増幅回路の出力信号と第２の
差動増幅回路の出力信号とを入力として、一定振幅の信
号を出力する振幅制限増幅回路とを備えたことを特徴と
する増幅回路ユニットであり、データ入力開始時の高速
応答特性と同符号連続耐力を両立できるという作用を有
する。
は、差動入力信号の正相入力信号を入力とする第１のピ
ーク値検出・保持回路と、前記差動入力信号の逆相入力
信号を入力とする第２のピーク値検出・保持回路と、前
記正相入力信号と前記第１のピーク値検出・保持回路の
出力信号とを入力として、その差を出力する第１の差動
増幅回路と、前記逆相入力信号と前記第２のピーク値検
出・保持回路の出力信号とを入力として、その差を出力
する第２の差動増幅回路とから構成されるオフセット補
償回路と、前記第１の差動増幅回路の出力信号と第２の
差動増幅回路の出力信号とを入力として、一定振幅の信
号を出力する振幅制限増幅回路とを備えたことを特徴と
する増幅回路ユニットであり、データ入力開始時の高速
応答特性と同符号連続耐力を両立できるという作用を有
する。
【００１３】請求項２に記載の発明は、請求項１記載の
増幅回路ユニットにおいて、振幅制限増幅回路が一定の
出力オフセット電圧を有するものであることを特徴とす
る増幅回路ユニットであり、無信号入力期間において、
後段に接続される比較器の出力が常に論理「０」とな
り、符号誤りを起こし難いという作用を有し、かつ請求
項１記載の発明の増幅回路ユニットと同様の作用を有す
る。
増幅回路ユニットにおいて、振幅制限増幅回路が一定の
出力オフセット電圧を有するものであることを特徴とす
る増幅回路ユニットであり、無信号入力期間において、
後段に接続される比較器の出力が常に論理「０」とな
り、符号誤りを起こし難いという作用を有し、かつ請求
項１記載の発明の増幅回路ユニットと同様の作用を有す
る。
【００１４】請求項３に記載の発明は、請求項１に記載
された増幅回路ユニットを複数段縦続接続してなること
を特徴とする増幅回路であり、各段の増幅回路ユニット
における集積回路製造時の素子バラツキの発生、あるい
は増幅回路ユニットを構成する各素子の理想動作からの
ずれに起因する出力オフセット電圧を、次段の増幅回路
ユニットで補償することにより、最小受信感度を改善し
て広い入力ダイナミックレンジを実現できるという作用
を有し、かつ請求項１記載の発明の増幅回路ユニットと
同様の作用を有する。
された増幅回路ユニットを複数段縦続接続してなること
を特徴とする増幅回路であり、各段の増幅回路ユニット
における集積回路製造時の素子バラツキの発生、あるい
は増幅回路ユニットを構成する各素子の理想動作からの
ずれに起因する出力オフセット電圧を、次段の増幅回路
ユニットで補償することにより、最小受信感度を改善し
て広い入力ダイナミックレンジを実現できるという作用
を有し、かつ請求項１記載の発明の増幅回路ユニットと
同様の作用を有する。
【００１５】請求項４に記載の発明は、請求項１に記載
された増幅回路ユニットを複数段縦続接続し、さらにそ
の最終段目の増幅回路ユニットを、請求項２に記載され
た振幅制限増幅回路が一定の出力オフセット電圧を有す
る増幅回路ユニットにしたことを特徴とする増幅回路で
あり、請求項３記載の発明の増幅回路と同様の作用を有
し、かつ請求項２記載の発明の増幅回路ユニットと同様
の作用を有する。
された増幅回路ユニットを複数段縦続接続し、さらにそ
の最終段目の増幅回路ユニットを、請求項２に記載され
た振幅制限増幅回路が一定の出力オフセット電圧を有す
る増幅回路ユニットにしたことを特徴とする増幅回路で
あり、請求項３記載の発明の増幅回路と同様の作用を有
し、かつ請求項２記載の発明の増幅回路ユニットと同様
の作用を有する。
【００１６】請求項５に記載の発明は、差動入力信号の
正相入力信号を入力とする第１のピーク値検出・保持回
路と、前記差動入力信号の逆相入力信号を入力とする第
２のピーク値検出・保持回路と、前記正相入力信号と前
記第１のピーク値検出・保持回路の出力信号とを入力と
して、その差を出力する第１の差動増幅回路と、前記逆
相入力信号と前記第２のピーク値検出・保持回路の出力
信号とを入力として、その差を出力する第２の差動増幅
回路とから構成されるオフセット補償回路と、前記第１
の差動増幅回路の出力信号と第２の差動増幅回路の出力
信号とを入力として、一定振幅の信号を出力する振幅制
限増幅回路とを備え、前記第１のピーク値検出・保持回
路と前記第２のピーク値検出・保持回路は、その外部に
リセット信号端子を有し、このリセット端子に印加され
る信号によって、第１のピーク値検出・保持回路の入力
信号と出力信号、および第２のピーク値検出・保持回路
の入力信号と出力信号とが略同電位となるように構成し
たことを特徴とする増幅回路ユニットであり、請求項１
記載の発明の増幅回路ユニットと同様の作用を有し、か
つレベルの大きいバースト信号の直後にレベルの小さい
バースト信号が入力される場合においてもデータ入力開
始時の高速応答が可能であるという作用を有する。
正相入力信号を入力とする第１のピーク値検出・保持回
路と、前記差動入力信号の逆相入力信号を入力とする第
２のピーク値検出・保持回路と、前記正相入力信号と前
記第１のピーク値検出・保持回路の出力信号とを入力と
して、その差を出力する第１の差動増幅回路と、前記逆
相入力信号と前記第２のピーク値検出・保持回路の出力
信号とを入力として、その差を出力する第２の差動増幅
回路とから構成されるオフセット補償回路と、前記第１
の差動増幅回路の出力信号と第２の差動増幅回路の出力
信号とを入力として、一定振幅の信号を出力する振幅制
限増幅回路とを備え、前記第１のピーク値検出・保持回
路と前記第２のピーク値検出・保持回路は、その外部に
リセット信号端子を有し、このリセット端子に印加され
る信号によって、第１のピーク値検出・保持回路の入力
信号と出力信号、および第２のピーク値検出・保持回路
の入力信号と出力信号とが略同電位となるように構成し
たことを特徴とする増幅回路ユニットであり、請求項１
記載の発明の増幅回路ユニットと同様の作用を有し、か
つレベルの大きいバースト信号の直後にレベルの小さい
バースト信号が入力される場合においてもデータ入力開
始時の高速応答が可能であるという作用を有する。
【００１７】請求項６に記載の発明は、請求項５記載の
増幅回路ユニットにおいて、振幅制限増幅回路が一定の
出力オフセット電圧を有するものであることを特徴とす
る増幅回路ユニットであり、請求項２記載の発明の増幅
回路ユニットと同様の作用を有し、かつ請求項５記載の
発明の増幅回路ユニットと同様の作用を有する。
増幅回路ユニットにおいて、振幅制限増幅回路が一定の
出力オフセット電圧を有するものであることを特徴とす
る増幅回路ユニットであり、請求項２記載の発明の増幅
回路ユニットと同様の作用を有し、かつ請求項５記載の
発明の増幅回路ユニットと同様の作用を有する。
【００１８】請求項７に記載の発明は、請求項５に記載
された増幅回路ユニットを複数段縦続接続し、各増幅回
路ユニットのリセット信号端子間に遅延回路を設け、１
段目の増幅回路ユニットのリセット信号端子を全増幅回
路ユニットのリセット信号端子としたことを特徴とする
増幅回路であり、請求項３記載の発明の増幅回路と同様
の作用を有し、かつ請求項５記載の発明の増幅回路ユニ
ットと同様の作用も有する。
された増幅回路ユニットを複数段縦続接続し、各増幅回
路ユニットのリセット信号端子間に遅延回路を設け、１
段目の増幅回路ユニットのリセット信号端子を全増幅回
路ユニットのリセット信号端子としたことを特徴とする
増幅回路であり、請求項３記載の発明の増幅回路と同様
の作用を有し、かつ請求項５記載の発明の増幅回路ユニ
ットと同様の作用も有する。
【００１９】請求項８に記載の発明は、請求項５に記載
された増幅回路ユニットを複数段縦続接続し、各増幅回
路ユニットのリセット信号端子間に遅延回路を設け、１
段目の増幅回路ユニットのリセット信号端子を全増幅回
路ユニットのリセット信号端子とし、さらに最終段目の
増幅回路ユニットを、請求項６に記載された振幅制限増
幅回路が一定の出力オフセット電圧を有する増幅回路ユ
ニットにしたことを特徴とする増幅回路であり、請求項
７記載の発明の増幅回路と同様の作用を有し、かつ請求
項６記載の発明の増幅回路ユニットと同様の作用を有す
る。
された増幅回路ユニットを複数段縦続接続し、各増幅回
路ユニットのリセット信号端子間に遅延回路を設け、１
段目の増幅回路ユニットのリセット信号端子を全増幅回
路ユニットのリセット信号端子とし、さらに最終段目の
増幅回路ユニットを、請求項６に記載された振幅制限増
幅回路が一定の出力オフセット電圧を有する増幅回路ユ
ニットにしたことを特徴とする増幅回路であり、請求項
７記載の発明の増幅回路と同様の作用を有し、かつ請求
項６記載の発明の増幅回路ユニットと同様の作用を有す
る。
【００２０】以下、本発明に係る増幅回路ユニットおよ
びその増幅回路ユニットを用いた増幅回路の好適な実施
の形態を図面に基づいて説明する。
びその増幅回路ユニットを用いた増幅回路の好適な実施
の形態を図面に基づいて説明する。
【００２１】図１は本発明の第１実施形態における基本
増幅回路(増幅回路ユニット)Ａ１の構成を示す回路図で
あり、基本増幅回路Ａ１は、差動入力信号の一方の信号
を入力する入力端子ＩＮeと、他方の信号を入力する入
力端子ＩＮoと、前記一方の入力端子ＩＮeに入力された
電圧信号のデータ入力期間における直流値と前記他方の
入力端子ＩＮoに入力された電圧信号のデータ入力期間
における直流値とを等しくして出力するオフセット補償
回路Ａ11と、このオフセット補償回路Ａ11の差動出力信
号を入力信号とし、線形領域で増幅しながら出力信号振
幅を一定に保つ振幅制限増幅回路Ａ12と、差動出力信号
の一方の信号を出力する出力端子ＯＵＴeと、他方の信
号を出力する出力端子ＯＵＴoを備えている。
増幅回路(増幅回路ユニット)Ａ１の構成を示す回路図で
あり、基本増幅回路Ａ１は、差動入力信号の一方の信号
を入力する入力端子ＩＮeと、他方の信号を入力する入
力端子ＩＮoと、前記一方の入力端子ＩＮeに入力された
電圧信号のデータ入力期間における直流値と前記他方の
入力端子ＩＮoに入力された電圧信号のデータ入力期間
における直流値とを等しくして出力するオフセット補償
回路Ａ11と、このオフセット補償回路Ａ11の差動出力信
号を入力信号とし、線形領域で増幅しながら出力信号振
幅を一定に保つ振幅制限増幅回路Ａ12と、差動出力信号
の一方の信号を出力する出力端子ＯＵＴeと、他方の信
号を出力する出力端子ＯＵＴoを備えている。
【００２２】オフセット補償回路Ａ11は、一方の入力端
子ＩＮeに入力された電圧信号のピーク値を検出，保持
する第１のピーク値検出・保持回路Ａ111と、この第１
のピーク値検出・保持回路Ａ111によって検出，保持さ
れた値と一方の入力端子ＩＮeに入力された電圧信号の
差を出力する第１の差動増幅回路Ａ113、および他方の
入力端子ＩＮoに入力された電圧信号のピーク値を検出
・保持する第２のピーク値検出・保持回路Ａ112と、こ
の第２のピーク値検出・保持回路Ａ112によって検出・
保持された値と他方の入力端子ＩＮoに入力された電圧
信号の差を出力する第２の差動増幅回路Ａ114から構成
されている。
子ＩＮeに入力された電圧信号のピーク値を検出，保持
する第１のピーク値検出・保持回路Ａ111と、この第１
のピーク値検出・保持回路Ａ111によって検出，保持さ
れた値と一方の入力端子ＩＮeに入力された電圧信号の
差を出力する第１の差動増幅回路Ａ113、および他方の
入力端子ＩＮoに入力された電圧信号のピーク値を検出
・保持する第２のピーク値検出・保持回路Ａ112と、こ
の第２のピーク値検出・保持回路Ａ112によって検出・
保持された値と他方の入力端子ＩＮoに入力された電圧
信号の差を出力する第２の差動増幅回路Ａ114から構成
されている。
【００２３】図２は図１の基本増幅回路Ａ１を用いた光
受信回路の一構成例を示す回路図であり、受光素子ＰＤ
(フォトダイオード)は光信号ｈνを電流信号Ｉinに変換
し、この電流信号Ｉinを差動出力型前置増幅回路１へ出
力する。差動出力型前置増幅回路１では電流信号Ｉinを
正相，逆相の電圧信号に変換して増幅する。
受信回路の一構成例を示す回路図であり、受光素子ＰＤ
(フォトダイオード)は光信号ｈνを電流信号Ｉinに変換
し、この電流信号Ｉinを差動出力型前置増幅回路１へ出
力する。差動出力型前置増幅回路１では電流信号Ｉinを
正相，逆相の電圧信号に変換して増幅する。
【００２４】差動出力型前置増幅回路１の出力端は基本
増幅回路Ａ１の入力端子ＩＮe，ＩＮoに接続され、また
基本増幅回路Ａ１の出力端子ＯＵＴe，ＯＵＴoは比較器
２の入力端に接続されている。そして比較器２は、基本
増幅回路Ａ１により増幅されて出力された直流電位が等
しくかつ互いに逆相の関係にある電圧信号の電圧値を比
較し、論理の識別が可能なパルス信号データ列を出力す
る。
増幅回路Ａ１の入力端子ＩＮe，ＩＮoに接続され、また
基本増幅回路Ａ１の出力端子ＯＵＴe，ＯＵＴoは比較器
２の入力端に接続されている。そして比較器２は、基本
増幅回路Ａ１により増幅されて出力された直流電位が等
しくかつ互いに逆相の関係にある電圧信号の電圧値を比
較し、論理の識別が可能なパルス信号データ列を出力す
る。
【００２５】図３は図２の光受信回路における基本増幅
回路Ａ１の各部の信号波形と比較器２の出力信号波形ｉ
を示す波形図であり、前記各入力信号波形ａ１，ｂ１の
ピーク値Ｖa1p，Ｖb1pがそれぞれ図２の各ピーク値検出
・保持回路Ａ111，Ａ112によって検出，保持され、それ
ぞれ差動増幅回路Ａ113，Ａ114へ出力される。そして各
ピーク値検出・保持回路Ａ111，Ａ112の出力信号波形が
ｃ１，ｄ１である。
回路Ａ１の各部の信号波形と比較器２の出力信号波形ｉ
を示す波形図であり、前記各入力信号波形ａ１，ｂ１の
ピーク値Ｖa1p，Ｖb1pがそれぞれ図２の各ピーク値検出
・保持回路Ａ111，Ａ112によって検出，保持され、それ
ぞれ差動増幅回路Ａ113，Ａ114へ出力される。そして各
ピーク値検出・保持回路Ａ111，Ａ112の出力信号波形が
ｃ１，ｄ１である。
【００２６】各差動増幅回路Ａ113，Ａ114の出力信号波
形ｅ１，ｆ１は、入力信号レベルに関係なく、直流レベ
ルが等しく互いに逆相の信号波形となる。信号波形ｅ
１，ｆ１は、振幅制限増幅回路Ａ12によって増幅されて
信号波形ｇ１，ｈ１となり、さらに比較器２によって電
圧値を比較され、論理の識別が可能なパルス信号データ
列波形ｉとなって出力される。信号波形ｉに示したＶH
は論理「１」に相当し、ＶLは論理「０」に相当する。
充電時定数が小さく、放電時定数が大きいピーク値検出
・保持回路Ａ111，Ａ112を用いることで、データ入力開
始時の高速応答特性と同符号連続耐力を両立させること
ができる。
形ｅ１，ｆ１は、入力信号レベルに関係なく、直流レベ
ルが等しく互いに逆相の信号波形となる。信号波形ｅ
１，ｆ１は、振幅制限増幅回路Ａ12によって増幅されて
信号波形ｇ１，ｈ１となり、さらに比較器２によって電
圧値を比較され、論理の識別が可能なパルス信号データ
列波形ｉとなって出力される。信号波形ｉに示したＶH
は論理「１」に相当し、ＶLは論理「０」に相当する。
充電時定数が小さく、放電時定数が大きいピーク値検出
・保持回路Ａ111，Ａ112を用いることで、データ入力開
始時の高速応答特性と同符号連続耐力を両立させること
ができる。
【００２７】図２の光受信回路における基本増幅回路Ａ
１では集積回路製造時に生じる素子のバラツキ、あるい
は基本増幅回路Ａ１を構成する各素子の理想動作からの
ずれに起因する出力オフセット電圧が存在することがあ
る。図４は、そのことを例示するための波形図であっ
て、入力信号レベルが小さい場合の基本増幅回路Ａ１の
出力信号波形ｇ１，ｈ１、および比較器２の出力信号波
形ｉを示しており、図４(b)はｇ１の直流電位がｈ１の
直流電位よりも低い場合の各信号波形であり、図４(b)
はｇ１の直流電位がｈ１の直流電位よりも高い場合の各
信号波形であって、図４(a)では論理「０」出力時にＳ
／Ｎ劣化に起因するノイズの発生がみられ、図４(b)で
は論理「１」出力時にＳ／Ｎ劣化に起因するノイズの発
生がみられる。
１では集積回路製造時に生じる素子のバラツキ、あるい
は基本増幅回路Ａ１を構成する各素子の理想動作からの
ずれに起因する出力オフセット電圧が存在することがあ
る。図４は、そのことを例示するための波形図であっ
て、入力信号レベルが小さい場合の基本増幅回路Ａ１の
出力信号波形ｇ１，ｈ１、および比較器２の出力信号波
形ｉを示しており、図４(b)はｇ１の直流電位がｈ１の
直流電位よりも低い場合の各信号波形であり、図４(b)
はｇ１の直流電位がｈ１の直流電位よりも高い場合の各
信号波形であって、図４(a)では論理「０」出力時にＳ
／Ｎ劣化に起因するノイズの発生がみられ、図４(b)で
は論理「１」出力時にＳ／Ｎ劣化に起因するノイズの発
生がみられる。
【００２８】図５は前記出力オフセット電圧のずれが発
生するという問題を解決するための本発明の第２実施形
態としての増幅回路の回路図であり、図５に示した増幅
回路は、図１に基づいて説明した第１実施形態の基本増
幅回路Ａ１と同様の構成をなす複数の基本増幅回路Ａ１
〜Ａｎが、ｎ段縦続接続されているものであって、具体
的には、以下のように使用される。
生するという問題を解決するための本発明の第２実施形
態としての増幅回路の回路図であり、図５に示した増幅
回路は、図１に基づいて説明した第１実施形態の基本増
幅回路Ａ１と同様の構成をなす複数の基本増幅回路Ａ１
〜Ａｎが、ｎ段縦続接続されているものであって、具体
的には、以下のように使用される。
【００２９】図６は図５に示した第２実施形態における
多段接続増幅回路を２段接続とした場合の増幅回路を用
いた光受信回路の一構成例を示す回路図であり、図２に
基づいて説明した光受信回路における基本増幅回路Ａ１
と比較器２の間に、さらに第２の基本増幅回路Ａ２が接
続されている。
多段接続増幅回路を２段接続とした場合の増幅回路を用
いた光受信回路の一構成例を示す回路図であり、図２に
基づいて説明した光受信回路における基本増幅回路Ａ１
と比較器２の間に、さらに第２の基本増幅回路Ａ２が接
続されている。
【００３０】図７は図６に示した光受信回路の第２の基
本増幅回路Ａ２における各部の信号波形と比較器２の出
力信号波形ｉを示す波形図であり、各入力信号波形ａ
２，ｂ２は、第１の基本増幅回路Ａ１に出力オフセット
電圧が存在する場合の入力波形であり、ａ２とｂ２との
直流電位が異なっている。入力信号波形ａ２，ｂ２のピ
ーク値Ｖa2p，Ｖb2pがそれぞれ図６の各ピーク値検出・
保持回路Ａ211，Ａ212によって検出，保持され、各差動
増幅回路Ａ213，Ａ214に出力される。そして、ピーク値
検出・保持回路Ａ211，Ａ212の出力信号波形がｃ２，ｄ
２となる。
本増幅回路Ａ２における各部の信号波形と比較器２の出
力信号波形ｉを示す波形図であり、各入力信号波形ａ
２，ｂ２は、第１の基本増幅回路Ａ１に出力オフセット
電圧が存在する場合の入力波形であり、ａ２とｂ２との
直流電位が異なっている。入力信号波形ａ２，ｂ２のピ
ーク値Ｖa2p，Ｖb2pがそれぞれ図６の各ピーク値検出・
保持回路Ａ211，Ａ212によって検出，保持され、各差動
増幅回路Ａ213，Ａ214に出力される。そして、ピーク値
検出・保持回路Ａ211，Ａ212の出力信号波形がｃ２，ｄ
２となる。
【００３１】差動増幅回路Ａ213，Ａ214の出力信号波形
ｅ２，ｆ２は、入力信号レベルに関係なく、直流レベル
が等しくかつ互いに逆相の信号波形となる。信号波形ｅ
２，ｆ２は振幅制限増幅回路Ａ22によって増幅され、信
号波形ｇ２，ｈ２となり、信号波形ｇ２，ｈ２は比較器
２によって電圧値が比較され、論理の識別が可能なパル
ス信号データ列波形ｉとなって出力される。
ｅ２，ｆ２は、入力信号レベルに関係なく、直流レベル
が等しくかつ互いに逆相の信号波形となる。信号波形ｅ
２，ｆ２は振幅制限増幅回路Ａ22によって増幅され、信
号波形ｇ２，ｈ２となり、信号波形ｇ２，ｈ２は比較器
２によって電圧値が比較され、論理の識別が可能なパル
ス信号データ列波形ｉとなって出力される。
【００３２】従って、図６の光受信回路では基本増幅回
路Ａ１の出力オフセット電圧を後段の第２の基本増幅回
路Ａ２が補償することにより、最小受信感度を改善して
広い入力ダイナミックレンジを実現できる。
路Ａ１の出力オフセット電圧を後段の第２の基本増幅回
路Ａ２が補償することにより、最小受信感度を改善して
広い入力ダイナミックレンジを実現できる。
【００３３】以上のことから分かるように、図５に示し
た第２実施形態の多段接続増幅回路では第１実施形態の
回路と同様の効果の他に、各段の基本増幅回路の集積回
路製造時に発生する素子のバラツキ、あるいは基本増幅
回路を構成する各素子の理想動作からのずれに起因する
出力オフセット電圧を、次段の基本増幅回路で補償する
ことによって、最小受信感度を改善して広い入力ダイナ
ミックレンジを実現できるという効果を有する。また縦
続接続したことにより、一段当たりの所要利得を減らす
ことが可能になり、さらに各段の基本増幅回路の要求精
度を大幅に緩和することが可能となる。
た第２実施形態の多段接続増幅回路では第１実施形態の
回路と同様の効果の他に、各段の基本増幅回路の集積回
路製造時に発生する素子のバラツキ、あるいは基本増幅
回路を構成する各素子の理想動作からのずれに起因する
出力オフセット電圧を、次段の基本増幅回路で補償する
ことによって、最小受信感度を改善して広い入力ダイナ
ミックレンジを実現できるという効果を有する。また縦
続接続したことにより、一段当たりの所要利得を減らす
ことが可能になり、さらに各段の基本増幅回路の要求精
度を大幅に緩和することが可能となる。
【００３４】図８は図２の光受信回路における無信号入
力期間の各部の信号波形を図３の各部の信号波形に付加
して示した波形図であり、無信号入力期間において、ｅ
１とｆ１およびｇ１とｈ１の電圧レベルが等しくなり、
出力データにおいて符号誤りが発生している。この無信
号入力期間における符号誤りは、データからクロック周
波数成分を抽出する場合等において、妨害信号となるた
めに問題となることが多い。
力期間の各部の信号波形を図３の各部の信号波形に付加
して示した波形図であり、無信号入力期間において、ｅ
１とｆ１およびｇ１とｈ１の電圧レベルが等しくなり、
出力データにおいて符号誤りが発生している。この無信
号入力期間における符号誤りは、データからクロック周
波数成分を抽出する場合等において、妨害信号となるた
めに問題となることが多い。
【００３５】本発明の第３実施形態は、基本的には図１
の第１実施形態の回路と同様の構成であって、前記問題
を解決するためのに、振幅制限増幅回路Ａ12に一定の出
力オフセット電圧を具備させた構成の基本増幅回路であ
る。
の第１実施形態の回路と同様の構成であって、前記問題
を解決するためのに、振幅制限増幅回路Ａ12に一定の出
力オフセット電圧を具備させた構成の基本増幅回路であ
る。
【００３６】図９は図２の光受信回路に用いられている
振幅制限増幅回路Ａ12に、前記のように一定の出力オフ
セット電圧を具備させた場合の基本増幅回路Ａ１におけ
る各部の信号波形と比較器２の出力信号波形を示す波形
図であり、無信号入力期間において、振幅制限増幅回路
Ａ12の出力信号波形ｇ１，ｈ１の間に一定のオフセット
がかかっており、比較器２の出力には符号誤りが生じ
ず、常に論理「０」が出力される。また前記第１実施形
態の回路と同様の効果を有する。
振幅制限増幅回路Ａ12に、前記のように一定の出力オフ
セット電圧を具備させた場合の基本増幅回路Ａ１におけ
る各部の信号波形と比較器２の出力信号波形を示す波形
図であり、無信号入力期間において、振幅制限増幅回路
Ａ12の出力信号波形ｇ１，ｈ１の間に一定のオフセット
がかかっており、比較器２の出力には符号誤りが生じ
ず、常に論理「０」が出力される。また前記第１実施形
態の回路と同様の効果を有する。
【００３７】本発明の第４実施形態は、図５の第２実施
形態の回路と同様の構成であり、最終段の基本増幅回路
Ａｎの振幅制限増幅回路Ａｎ２に一定の出力オフセット
電圧を具備させることによって、無信号入力期間におい
て、符号誤りが生じず、常に論理「０」が出力されると
いう第３実施形態の回路と同様の効果を有すると共に、
第２実施形態の回路と同様の効果を有する。
形態の回路と同様の構成であり、最終段の基本増幅回路
Ａｎの振幅制限増幅回路Ａｎ２に一定の出力オフセット
電圧を具備させることによって、無信号入力期間におい
て、符号誤りが生じず、常に論理「０」が出力されると
いう第３実施形態の回路と同様の効果を有すると共に、
第２実施形態の回路と同様の効果を有する。
【００３８】図10は図２の光受信回路において、レベル
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の各部の信号波形
を示した波形図であり、図２のピーク値検出・保持回路
Ａ112がレベルの大きいバースト信号のピーク値を保持
しているため、その直後に来るレベルの小さいバースト
信号を再生できず、データが消失してしまうという問題
がある。
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の各部の信号波形
を示した波形図であり、図２のピーク値検出・保持回路
Ａ112がレベルの大きいバースト信号のピーク値を保持
しているため、その直後に来るレベルの小さいバースト
信号を再生できず、データが消失してしまうという問題
がある。
【００３９】図11は前記問題を解決するための本発明の
第５実施形態における基本増幅回路Ｂ１の回路図であ
り、この基本増幅回路Ｂ１は、差動入力信号の一方の信
号を入力する入力端子ＩＮeと、他方の信号を入力する
入力端子ＩＮoと、一方の入力端子ＩＮoに入力された電
圧信号のデータ入力期間における直流値と他方の入力端
子ＩＮoに入力された電圧信号のデータ入力期間におけ
る直流値とを等しくして出力するオフセット補償回路Ｂ
11と、このオフセット補償回路Ｂ11の差動出力信号を入
力信号とし、線形領域で増幅しながら出力信号振幅を一
定に保つ振幅制限増幅回路Ａ12と、差動出力信号の一方
の信号を出力する出力端子ＯＵＴeと、他方の信号を出
力する出力端子ＯＵＴoを備えている。
第５実施形態における基本増幅回路Ｂ１の回路図であ
り、この基本増幅回路Ｂ１は、差動入力信号の一方の信
号を入力する入力端子ＩＮeと、他方の信号を入力する
入力端子ＩＮoと、一方の入力端子ＩＮoに入力された電
圧信号のデータ入力期間における直流値と他方の入力端
子ＩＮoに入力された電圧信号のデータ入力期間におけ
る直流値とを等しくして出力するオフセット補償回路Ｂ
11と、このオフセット補償回路Ｂ11の差動出力信号を入
力信号とし、線形領域で増幅しながら出力信号振幅を一
定に保つ振幅制限増幅回路Ａ12と、差動出力信号の一方
の信号を出力する出力端子ＯＵＴeと、他方の信号を出
力する出力端子ＯＵＴoを備えている。
【００４０】オフセット補償回路Ｂ11は、一方の入力端
子ＩＮeに入力された電圧信号のピーク値を検出・保持
する一方のピーク値検出・保持回路Ｂ111と、この一方
のピーク値検出・保持回路Ｂ111によって検出，保持さ
れた値と一方の入力端子ＩＮeに入力された電圧信号の
差を出力する第１の差動増幅回路Ａ113、および他方の
入力端子ＩＮoに入力された電圧信号のピーク値を検
出，保持する第２のピーク値検出・保持回路Ｂ112と、
この第２のピーク値検出・保持回路Ｂ112によって検
出，保持された値と他方の入力端子ＩＮoに入力された
電圧信号の差を出力する第２の差動増幅回路Ａ114から
構成されている。
子ＩＮeに入力された電圧信号のピーク値を検出・保持
する一方のピーク値検出・保持回路Ｂ111と、この一方
のピーク値検出・保持回路Ｂ111によって検出，保持さ
れた値と一方の入力端子ＩＮeに入力された電圧信号の
差を出力する第１の差動増幅回路Ａ113、および他方の
入力端子ＩＮoに入力された電圧信号のピーク値を検
出，保持する第２のピーク値検出・保持回路Ｂ112と、
この第２のピーク値検出・保持回路Ｂ112によって検
出，保持された値と他方の入力端子ＩＮoに入力された
電圧信号の差を出力する第２の差動増幅回路Ａ114から
構成されている。
【００４１】第１のピーク値検出・保持回路Ｂ111と第
２のピーク値検出・保持回路Ｂ112は、外部に共通のリ
セット信号端子Ｖresetを有し、このリセット端子Ｖres
etに印加される信号によって、各ピーク値検出・保持回
路Ｂ111，Ｂ112の入力信号と出力信号とがほぼ同電位に
なる。
２のピーク値検出・保持回路Ｂ112は、外部に共通のリ
セット信号端子Ｖresetを有し、このリセット端子Ｖres
etに印加される信号によって、各ピーク値検出・保持回
路Ｂ111，Ｂ112の入力信号と出力信号とがほぼ同電位に
なる。
【００４２】図12は図11に示した第５実施形態における
基本増幅回路Ｂ１を用いた光受信回路の一構成例を示す
回路図であり、受光素子ＰＤ(フォトダイオード)は光信
号ｈνを電流信号Ｉinに変換し、この電流信号Ｉinを差
動出力型前置増幅回路１へ出力する。差動出力型前置増
幅回路１は、電流信号Ｉinを正相，逆相の電圧信号に変
換して増幅する。差動出力型前置増幅回路１の出力端は
基本増幅回路Ｂ１の各入力端子ＩＮe，ＩＮoに接続さ
れ、基本増幅回路Ｂ１の各出力端子ＯＵＴe，ＯＵＴoは
比較器２の入力端に接続される。比較器２は、基本増幅
回路Ｂ１により増幅されて出力された直流電位が等しく
かつ互いに逆相の関係にある電圧信号の電圧値を比較
し、論理の識別が可能なパルス信号データ列を出力す
る。
基本増幅回路Ｂ１を用いた光受信回路の一構成例を示す
回路図であり、受光素子ＰＤ(フォトダイオード)は光信
号ｈνを電流信号Ｉinに変換し、この電流信号Ｉinを差
動出力型前置増幅回路１へ出力する。差動出力型前置増
幅回路１は、電流信号Ｉinを正相，逆相の電圧信号に変
換して増幅する。差動出力型前置増幅回路１の出力端は
基本増幅回路Ｂ１の各入力端子ＩＮe，ＩＮoに接続さ
れ、基本増幅回路Ｂ１の各出力端子ＯＵＴe，ＯＵＴoは
比較器２の入力端に接続される。比較器２は、基本増幅
回路Ｂ１により増幅されて出力された直流電位が等しく
かつ互いに逆相の関係にある電圧信号の電圧値を比較
し、論理の識別が可能なパルス信号データ列を出力す
る。
【００４３】図13は図12の光受信回路において、レベル
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の基本増幅回路Ｂ
１における各部の信号波形と比較器２の出力信号波形ｉ
を示す波形図であり、入力信号波形ｊ１，ｋ１のピーク
値が、それぞれ図12のピーク値検出・保持回路Ｂ111，
Ｂ112って検出，保持され、差動増幅回路Ａ113，Ａ114
へそれぞれ出力される。各ピーク値検出・保持回路Ｂ11
1，Ｂ112の出力信号波形がそれぞれｌ1とｍ１である。
第１のピーク値検出・保持回路Ｂ111において、まず、
レベルの大きい前バースト信号のピーク値Ｖk1p1が検
出，保持されるが、バースト信号間の無信号入力期間に
おいて、リセット端子Ｖresetにリセット信号ｒ１を入
力して第１のピーク値検出・保持回路Ｂ111の入力信号
電圧と出力信号電圧を等しくすることにより、レベルの
小さい次バースト信号のピーク値Ｖk1p2を正確に検出，
保持することが可能となる。
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の基本増幅回路Ｂ
１における各部の信号波形と比較器２の出力信号波形ｉ
を示す波形図であり、入力信号波形ｊ１，ｋ１のピーク
値が、それぞれ図12のピーク値検出・保持回路Ｂ111，
Ｂ112って検出，保持され、差動増幅回路Ａ113，Ａ114
へそれぞれ出力される。各ピーク値検出・保持回路Ｂ11
1，Ｂ112の出力信号波形がそれぞれｌ1とｍ１である。
第１のピーク値検出・保持回路Ｂ111において、まず、
レベルの大きい前バースト信号のピーク値Ｖk1p1が検
出，保持されるが、バースト信号間の無信号入力期間に
おいて、リセット端子Ｖresetにリセット信号ｒ１を入
力して第１のピーク値検出・保持回路Ｂ111の入力信号
電圧と出力信号電圧を等しくすることにより、レベルの
小さい次バースト信号のピーク値Ｖk1p2を正確に検出，
保持することが可能となる。
【００４４】図13では入力信号波形ｊ１のピーク値は前
バーストと次バーストでは変化していないが、電源電圧
変動や光送出部におけるバイアス光が変動することも考
えられるため、第２のピーク値検出・保持回路Ｂ112
は、第１のピーク値検出・保持回路Ｂ111と同様に、リ
セット信号ｒ１により入力信号電圧と出力信号電圧を等
しくする必要がある。各差動増幅回路Ａ113，Ａ114の出
力信号波形がそれぞれｎ１とｏ１であり、信号波形ｎ
１，ｏ１は振幅制限増幅回路Ａ12によって増幅され、信
号波形ｐ１，ｑ１となり、信号波形ｐ１，ｑ１は比較器
２によって電圧値を比較され、論理の識別が可能なパル
ス信号データ列波形ｓとなって出力する。各バースト期
間においてｎ１とｏ１，ｐ１とｑ１の直流レベルは等し
く、レベルの大きいバースト信号の後に短い間隔を空け
て入力されるレベルの小さいバースト信号を再生するこ
とが可能となっている。また、この第５実施形態におけ
る基本増幅回路Ｂ１を用いた光受信回路でも、第１実施
形態の回路と同様の効果を有する。
バーストと次バーストでは変化していないが、電源電圧
変動や光送出部におけるバイアス光が変動することも考
えられるため、第２のピーク値検出・保持回路Ｂ112
は、第１のピーク値検出・保持回路Ｂ111と同様に、リ
セット信号ｒ１により入力信号電圧と出力信号電圧を等
しくする必要がある。各差動増幅回路Ａ113，Ａ114の出
力信号波形がそれぞれｎ１とｏ１であり、信号波形ｎ
１，ｏ１は振幅制限増幅回路Ａ12によって増幅され、信
号波形ｐ１，ｑ１となり、信号波形ｐ１，ｑ１は比較器
２によって電圧値を比較され、論理の識別が可能なパル
ス信号データ列波形ｓとなって出力する。各バースト期
間においてｎ１とｏ１，ｐ１とｑ１の直流レベルは等し
く、レベルの大きいバースト信号の後に短い間隔を空け
て入力されるレベルの小さいバースト信号を再生するこ
とが可能となっている。また、この第５実施形態におけ
る基本増幅回路Ｂ１を用いた光受信回路でも、第１実施
形態の回路と同様の効果を有する。
【００４５】図14は本発明の第６実施形態における増幅
回路を示す回路図であり、図14における増幅回路は、図
11の第５実施形態における基本増幅回路Ｂ１と同様の構
成の基本増幅回路Ｂ１〜Ｂｎがｎ段縦続接続されてお
り、各基本増幅回路Ｂ１〜Ｂｎのリセット信号端子Ｖre
set間に遅延回路Ｃ１〜Ｃｎ-１が付加され、１段目の基
本増幅回路Ｂ１のリセット信号端子を、全体のリセット
信号端子Ｖresetとしている。
回路を示す回路図であり、図14における増幅回路は、図
11の第５実施形態における基本増幅回路Ｂ１と同様の構
成の基本増幅回路Ｂ１〜Ｂｎがｎ段縦続接続されてお
り、各基本増幅回路Ｂ１〜Ｂｎのリセット信号端子Ｖre
set間に遅延回路Ｃ１〜Ｃｎ-１が付加され、１段目の基
本増幅回路Ｂ１のリセット信号端子を、全体のリセット
信号端子Ｖresetとしている。
【００４６】このため、全段を同時にリセットすると、
各段の回路の出力が同時に変化するため、２段目以降の
回路では前段出力の応答特性の影響を受け、正しくリセ
ットが行われない可能性がある。そのため、初段からリ
セット動作を順次施し、各段が正しく初期状態にリセッ
トできるように、前記のように遅延回路Ｃ１〜Ｃｎ-１
を挿入してある。
各段の回路の出力が同時に変化するため、２段目以降の
回路では前段出力の応答特性の影響を受け、正しくリセ
ットが行われない可能性がある。そのため、初段からリ
セット動作を順次施し、各段が正しく初期状態にリセッ
トできるように、前記のように遅延回路Ｃ１〜Ｃｎ-１
を挿入してある。
【００４７】図14の多段接続増幅回路では、図５の第２
実施形態の回路と同様の効果を有すると共に、図11の第
５実施形態の回路と同様の効果を有する。
実施形態の回路と同様の効果を有すると共に、図11の第
５実施形態の回路と同様の効果を有する。
【００４８】本発明の第７実施形態は、基本構成が図11
の第５実施形態と同様の構成であり、振幅制限増幅回路
Ａ12に一定の出力オフセット電圧を具備させた基本増幅
回路である。図15は第７実施形態の基本増幅回路を図12
の回路に用いた光受信回路における各部の信号波形を示
す波形図であり、この波形図から分かるように、無信号
入力期間において、符号誤りが生じず、常に論理「０」
が出力されるという第３実施形態の回路と同様の効果を
有すると共に、第５実施形態の回路と同様の効果を有す
る。
の第５実施形態と同様の構成であり、振幅制限増幅回路
Ａ12に一定の出力オフセット電圧を具備させた基本増幅
回路である。図15は第７実施形態の基本増幅回路を図12
の回路に用いた光受信回路における各部の信号波形を示
す波形図であり、この波形図から分かるように、無信号
入力期間において、符号誤りが生じず、常に論理「０」
が出力されるという第３実施形態の回路と同様の効果を
有すると共に、第５実施形態の回路と同様の効果を有す
る。
【００４９】本発明の第８実施形態は、基本構成が図14
の第６実施形態と同様の構成であり、ｎ段縦続接続され
た基本増幅回路Ｂ１〜Ｂｎにおける最終段の基本増幅回
路Ｂｎの振幅制限増幅回路Ａｎ２に一定の出力オフセッ
ト電圧を具備させることによって、無信号入力期間にお
いて、符号誤りが生じず、常に論理「０」を出力するこ
とが可能であるという、第３実施形態の回路および第５
実施形態の回路と同様の効果を有する。
の第６実施形態と同様の構成であり、ｎ段縦続接続され
た基本増幅回路Ｂ１〜Ｂｎにおける最終段の基本増幅回
路Ｂｎの振幅制限増幅回路Ａｎ２に一定の出力オフセッ
ト電圧を具備させることによって、無信号入力期間にお
いて、符号誤りが生じず、常に論理「０」を出力するこ
とが可能であるという、第３実施形態の回路および第５
実施形態の回路と同様の効果を有する。
【００５０】
【発明の効果】以上説明したように、本発明に係る増幅
回路ユニットおよび増幅回路によれば、差動入力信号波
形の正相，逆相それぞれのピーク値を検出，保持し、正
相入力信号とそのピーク値の差と、逆相入力信号とその
ピーク値の差を出力するオフセット補償回路の後段に、
このオフセット補償回路の差動出力信号を入力信号と
し、増幅しながら出力信号振幅を一定に保つ振幅制限増
幅回路を備えたことにより、データ入力開始時の高速な
応答特性と同符号連続耐力が両立でき、かつ瞬時に変化
する信号レベルに対して高速追従が可能な光受信回路用
増幅回路を実現できるという効果が得られる。
回路ユニットおよび増幅回路によれば、差動入力信号波
形の正相，逆相それぞれのピーク値を検出，保持し、正
相入力信号とそのピーク値の差と、逆相入力信号とその
ピーク値の差を出力するオフセット補償回路の後段に、
このオフセット補償回路の差動出力信号を入力信号と
し、増幅しながら出力信号振幅を一定に保つ振幅制限増
幅回路を備えたことにより、データ入力開始時の高速な
応答特性と同符号連続耐力が両立でき、かつ瞬時に変化
する信号レベルに対して高速追従が可能な光受信回路用
増幅回路を実現できるという効果が得られる。
【図１】本発明の第１実施形態，第３実施形態における
基本増幅回路を示す回路図である。
基本増幅回路を示す回路図である。
【図２】図１に示した第１実施形態，第３実施形態にお
ける基本増幅回路を用いた光受信回路の一構成例を示す
回路図である。
ける基本増幅回路を用いた光受信回路の一構成例を示す
回路図である。
【図３】図２に示した第１実施形態における基本増幅回
路を用いた光受信回路の各部の信号波形を示す波形図で
ある。
路を用いた光受信回路の各部の信号波形を示す波形図で
ある。
【図４】図２に示した第１実施形態における基本増幅回
路を用いた光受信回路において、基本増幅回路の出力に
直流オフセットが存在する場合の問題点を説明するため
の説明図である。
路を用いた光受信回路において、基本増幅回路の出力に
直流オフセットが存在する場合の問題点を説明するため
の説明図である。
【図５】本発明の第２実施形態，第４実施形態における
多段増幅回路を示す回路図である。
多段増幅回路を示す回路図である。
【図６】図５に示した第２実施形態，第４実施形態にお
ける多段増幅回路(２段の場合）を用いた光受信回路の
一構成例を示す回路図である。
ける多段増幅回路(２段の場合）を用いた光受信回路の
一構成例を示す回路図である。
【図７】図６に示した第２実施形態における多段増幅回
路（２段の場合)を用いた光受信回路の各部の信号波形
を示す波形図である。
路（２段の場合)を用いた光受信回路の各部の信号波形
を示す波形図である。
【図８】図２に示した第１実施形態における基本増幅回
路を用いた光受信回路の各部の信号波形に、無信号入力
期間における各部の信号波形を付加した波形図である。
路を用いた光受信回路の各部の信号波形に、無信号入力
期間における各部の信号波形を付加した波形図である。
【図９】図６に示した第４実施形態における多段増幅回
路(２段の場合)を用いた光受信回路の各部の信号波形を
示す波形図である。
路(２段の場合)を用いた光受信回路の各部の信号波形を
示す波形図である。
【図１０】図２に示した第１実施形態における基本増幅
回路を用いた光受信回路において、入力信号レベルが瞬
時に小さくなった場合の問題点を説明するための説明図
である。
回路を用いた光受信回路において、入力信号レベルが瞬
時に小さくなった場合の問題点を説明するための説明図
である。
【図１１】本発明の第５実施形態，第７実施形態におけ
る基本増幅回路を示す回路図である。
る基本増幅回路を示す回路図である。
【図１２】図11に示した第５実施形態，第７実施形態に
おける基本増幅回路を用いた光受信回路の一構成例を示
す回路図である。
おける基本増幅回路を用いた光受信回路の一構成例を示
す回路図である。
【図１３】図12に示した第５実施形態における基本増幅
回路を用いた光受信回路の各部の信号波形を示す波形図
である。
回路を用いた光受信回路の各部の信号波形を示す波形図
である。
【図１４】本発明の第６実施形態，第８実施形態におけ
る多段増幅回路を示す回路図である。
る多段増幅回路を示す回路図である。
【図１５】図12に示した第７実施形態における基本増幅
回路を用いた光受信回路の各部の信号波形を示す波形図
である。
回路を用いた光受信回路の各部の信号波形を示す波形図
である。
【図１６】従来の光受信回路を示す回路図である。
【図１７】従来の光受信回路における低域遮断周波数を
高く設定した場合のデータ入力開始時の振幅制限増幅回
路入力信号波形(ａ)と出力データ波形(ｂ)の関係図であ
る。
高く設定した場合のデータ入力開始時の振幅制限増幅回
路入力信号波形(ａ)と出力データ波形(ｂ)の関係図であ
る。
【図１８】従来の光受信回路における低域遮断周波数を
高く設定した場合の１連続時の振幅制限増幅回路入力信
号波形(ａ)と出力データ波形(ｂ)の関係図である。
高く設定した場合の１連続時の振幅制限増幅回路入力信
号波形(ａ)と出力データ波形(ｂ)の関係図である。
【図１９】従来の光受信回路における低域遮断周波数を
低く設定した場合のデータ入力開始時の振幅制限増幅回
路入力信号波形(ａ)と出力データ波形(ｂ)の関係図であ
る。
低く設定した場合のデータ入力開始時の振幅制限増幅回
路入力信号波形(ａ)と出力データ波形(ｂ)の関係図であ
る。
【図２０】従来の光受信回路における低域遮断周波数を
低く設定した場合の１連続時の振幅制限増幅回路入力信
号波形(ａ)と出力データ波形(ｂ)の関係図である。
低く設定した場合の１連続時の振幅制限増幅回路入力信
号波形(ａ)と出力データ波形(ｂ)の関係図である。
１…差動出力型前置増幅回路、 ２…比較器、 Ａ１〜
Ａｎ…基本増幅回路、Ａ11〜Ａｎ１…オフセット補償回
路、 Ａ111〜Ａｎ11…ピーク値検出・保持回路、 Ａ1
12〜Ａｎ12…ピーク値検出・保持回路、 Ａ113〜Ａｎ1
3…差動増幅回路、 Ａ114〜Ａｎ14…差動増幅回路、
Ａ12〜Ａｎ２…振幅制限増幅回路、Ｂ１〜Ｂｎ…基本増
幅回路、 Ｂ11〜Ｂｎ１…オフセット補償回路、 Ｂ11
1〜Ｂｎ11…ピーク値検出・保持回路、 Ｂ112〜Ｂｎ12
…ピーク値検出・保持回路、 ＰＤ…受光素子(フォト
ダイオード)、 Ｖreset…リセット信号端子、 Ｃ１〜
Ｃｎ-１…遅延回路。
Ａｎ…基本増幅回路、Ａ11〜Ａｎ１…オフセット補償回
路、 Ａ111〜Ａｎ11…ピーク値検出・保持回路、 Ａ1
12〜Ａｎ12…ピーク値検出・保持回路、 Ａ113〜Ａｎ1
3…差動増幅回路、 Ａ114〜Ａｎ14…差動増幅回路、
Ａ12〜Ａｎ２…振幅制限増幅回路、Ｂ１〜Ｂｎ…基本増
幅回路、 Ｂ11〜Ｂｎ１…オフセット補償回路、 Ｂ11
1〜Ｂｎ11…ピーク値検出・保持回路、 Ｂ112〜Ｂｎ12
…ピーク値検出・保持回路、 ＰＤ…受光素子(フォト
ダイオード)、 Ｖreset…リセット信号端子、 Ｃ１〜
Ｃｎ-１…遅延回路。
Claims (8)
- 【請求項１】 差動入力信号の正相入力信号を入力とす
る第１のピーク値検出・保持回路と、前記差動入力信号
の逆相入力信号を入力とする第２のピーク値検出・保持
回路と、前記正相入力信号と前記第１のピーク値検出・
保持回路の出力信号とを入力として、その差を出力する
第１の差動増幅回路と、前記逆相入力信号と前記第２の
ピーク値検出・保持回路の出力信号とを入力として、そ
の差を出力する第２の差動増幅回路とから構成されるオ
フセット補償回路と、 前記第１の差動増幅回路の出力信号と第２の差動増幅回
路の出力信号とを入力として、一定振幅の信号を出力す
る振幅制限増幅回路と、を備えたことを特徴とする増幅
回路ユニット。 - 【請求項２】 前記振幅制限増幅回路が一定の出力オフ
セット電圧を有するものであることを特徴とする請求項
１記載の増幅回路ユニット。 - 【請求項３】 請求項１に記載された増幅回路ユニット
を複数段縦続接続してなることを特徴とする増幅回路。 - 【請求項４】 請求項１に記載された増幅回路ユニット
を複数段縦続接続し、さらにその最終段目の増幅回路ユ
ニットを、請求項２に記載された振幅制限増幅回路が一
定の出力オフセット電圧を有する増幅回路ユニットにし
たことを特徴とする増幅回路。 - 【請求項５】 差動入力信号の正相入力信号を入力とす
る第１のピーク値検出・保持回路と、前記差動入力信号
の逆相入力信号を入力とする第２のピーク値検出・保持
回路と、前記正相入力信号と前記第１のピーク値検出・
保持回路の出力信号とを入力として、その差を出力する
第１の差動増幅回路と、前記逆相入力信号と前記第２の
ピーク値検出・保持回路の出力信号とを入力として、そ
の差を出力する第２の差動増幅回路とから構成されるオ
フセット補償回路と、 前記第１の差動増幅回路の出力信号と第２の差動増幅回
路の出力信号とを入力として、一定振幅の信号を出力す
る振幅制限増幅回路とを備え、 前記第１のピーク値検出・保持回路と前記第２のピーク
値検出・保持回路は、 その外部にリセット信号端子を有し、このリセット端子
に印加される信号によって、第１のピーク値検出・保持
回路の入力信号と出力信号、および第２のピーク値検出
・保持回路の入力信号と出力信号とが略同電位となるよ
うに構成したことを特徴とする増幅回路ユニット。 - 【請求項６】 前記振幅制限増幅回路が一定の出力オフ
セット電圧を有するものであることを特徴とする請求項
５記載の増幅回路ユニット。 - 【請求項７】 請求項５に記載された増幅回路ユニット
を複数段縦続接続し、各増幅回路ユニットのリセット信
号端子間に遅延回路を設け、１段目の増幅回路ユニット
のリセット信号端子を全増幅回路ユニットのリセット信
号端子としたことを特徴とする増幅回路。 - 【請求項８】 請求項５に記載された増幅回路ユニット
を複数段縦続接続し、各増幅回路ユニットのリセット信
号端子間に遅延回路を設け、１段目の増幅回路ユニット
のリセット信号端子を全増幅回路ユニットのリセット信
号端子とし、さらに最終段目の増幅回路ユニットを、請
求項６に記載された振幅制限増幅回路が一定の出力オフ
セット電圧を有する増幅回路ユニットにしたことを特徴
とする増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8349810A JPH10190385A (ja) | 1996-12-27 | 1996-12-27 | 増幅回路ユニットおよび増幅回路 |
| US08/997,895 US5955918A (en) | 1996-12-27 | 1997-12-24 | Burst mode digital data amplifier circuit unit and amplifier circuit |
| CN97126247A CN1123117C (zh) | 1996-12-27 | 1997-12-29 | 猝发型数字数据放大电路单元及放大电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8349810A JPH10190385A (ja) | 1996-12-27 | 1996-12-27 | 増幅回路ユニットおよび増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190385A true JPH10190385A (ja) | 1998-07-21 |
Family
ID=18406277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349810A Pending JPH10190385A (ja) | 1996-12-27 | 1996-12-27 | 増幅回路ユニットおよび増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5955918A (ja) |
| JP (1) | JPH10190385A (ja) |
| CN (1) | CN1123117C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056196A2 (en) * | 1999-05-24 | 2000-11-29 | Matsushita Electric Industrial Co., Ltd. | Amplifying circuit |
| JP2002111595A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Shonan Denshi Co Ltd | 光受信器 |
| US6674328B2 (en) | 2000-06-12 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit |
| JP2009038556A (ja) * | 2007-08-01 | 2009-02-19 | Ntt Electornics Corp | リミッタアンプ回路 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3039439B2 (ja) * | 1997-04-23 | 2000-05-08 | 日本電気株式会社 | 識別レベル制御回路 |
| JP4103157B2 (ja) * | 1997-10-09 | 2008-06-18 | ソニー株式会社 | 振幅検出回路および等化回路 |
| US6107856A (en) * | 1997-12-30 | 2000-08-22 | Lsi Logic Corporation | Dual output comparator for operating over a wide common mode range |
| DE19820248B4 (de) * | 1998-05-06 | 2006-02-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis mit umschaltbarem Ausgangs-Gleichtaktpegel |
| DE19825258B4 (de) * | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
| JP3514993B2 (ja) * | 1998-12-10 | 2004-04-05 | 日本オプネクスト株式会社 | 光受信回路及び当該回路を用いた光モジュール |
| US6323734B1 (en) * | 2000-02-29 | 2001-11-27 | Cypress Semiconductor Corp. | Trans-impedance amplifier |
| JP4544683B2 (ja) * | 2000-02-29 | 2010-09-15 | 富士フイルム株式会社 | 物理乱数発生装置 |
| US6963696B1 (en) * | 2001-04-30 | 2005-11-08 | Quantum Bridge Communications, Inc. | AC-coupled burst mode receiver with wide dynamic range |
| US6750712B1 (en) | 2001-06-14 | 2004-06-15 | Artisan Components Inc. | Method and apparatus for voltage clamping in feedback amplifiers using resistors |
| WO2002103898A1 (en) * | 2001-06-14 | 2002-12-27 | Nurlogic Design, Inc. | Method and apparatus for voltage clamping in feedback amplifiers using resistors |
| US6917233B1 (en) | 2002-09-11 | 2005-07-12 | Koninklijke Philips Electronics N.V. | Limiting amplifier and method for amplifying an input signal |
| US6781468B1 (en) * | 2003-04-30 | 2004-08-24 | Agilent Technologies, Inc | Photo-amplifier circuit with improved power supply rejection |
| US7034608B2 (en) * | 2004-02-20 | 2006-04-25 | Fujitsu Limited | Correcting DC offsets in a multi-stage amplifier |
| US7684518B2 (en) * | 2005-04-28 | 2010-03-23 | Freescale Semiconductor, Inc. | Logic threshold acquisition circuits and methods using reversed peak detectors |
| KR20070114557A (ko) * | 2006-05-29 | 2007-12-04 | 삼성전자주식회사 | 퓨즈를 갖는 반도체 기억 소자 및 그 형성 방법 |
| US7848470B2 (en) * | 2006-05-30 | 2010-12-07 | Fujitsu Limited | System and method for asymmetrically adjusting compensation applied to a signal |
| US7804894B2 (en) | 2006-05-30 | 2010-09-28 | Fujitsu Limited | System and method for the adjustment of compensation applied to a signal using filter patterns |
| US7804921B2 (en) | 2006-05-30 | 2010-09-28 | Fujitsu Limited | System and method for decoupling multiple control loops |
| US7839955B2 (en) * | 2006-05-30 | 2010-11-23 | Fujitsu Limited | System and method for the non-linear adjustment of compensation applied to a signal |
| US7817712B2 (en) * | 2006-05-30 | 2010-10-19 | Fujitsu Limited | System and method for independently adjusting multiple compensations applied to a signal |
| US7801208B2 (en) * | 2006-05-30 | 2010-09-21 | Fujitsu Limited | System and method for adjusting compensation applied to a signal using filter patterns |
| US7760798B2 (en) * | 2006-05-30 | 2010-07-20 | Fujitsu Limited | System and method for adjusting compensation applied to a signal |
| US7764757B2 (en) * | 2006-05-30 | 2010-07-27 | Fujitsu Limited | System and method for the adjustment of offset compensation applied to a signal |
| US7839958B2 (en) | 2006-05-30 | 2010-11-23 | Fujitsu Limited | System and method for the adjustment of compensation applied to a signal |
| US7817757B2 (en) * | 2006-05-30 | 2010-10-19 | Fujitsu Limited | System and method for independently adjusting multiple offset compensations applied to a signal |
| US7787534B2 (en) * | 2006-05-30 | 2010-08-31 | Fujitsu Limited | System and method for adjusting offset compensation applied to a signal |
| US7659776B2 (en) * | 2006-10-17 | 2010-02-09 | Cypress Semiconductor Corporation | Offset voltage correction for high gain amplifier |
| CN102568365B (zh) * | 2010-12-14 | 2014-05-07 | 神基科技股份有限公司 | 可截止特定光源信号的传输组件及电子装置 |
| US9800810B2 (en) * | 2015-08-20 | 2017-10-24 | Canon Kabushiki Kaisha | Imaging apparatus and imaging system |
| US11349576B2 (en) * | 2019-06-28 | 2022-05-31 | Adtran, Inc. | Systems and methods for communicating high speed signals in a communication device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025456A (en) * | 1989-02-02 | 1991-06-18 | At&T Bell Laboratories | Burst mode digital data receiver |
| JP3115739B2 (ja) * | 1993-01-27 | 2000-12-11 | シャープ株式会社 | パルス光受信回路 |
| US5475342A (en) * | 1993-04-19 | 1995-12-12 | Nippon Telegraph And Telephone Corporation | Amplifier for stably maintaining a constant output |
| JP2656734B2 (ja) * | 1994-09-12 | 1997-09-24 | 宮城日本電気株式会社 | 光受信回路 |
-
1996
- 1996-12-27 JP JP8349810A patent/JPH10190385A/ja active Pending
-
1997
- 1997-12-24 US US08/997,895 patent/US5955918A/en not_active Expired - Lifetime
- 1997-12-29 CN CN97126247A patent/CN1123117C/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1056196A2 (en) * | 1999-05-24 | 2000-11-29 | Matsushita Electric Industrial Co., Ltd. | Amplifying circuit |
| EP1056196A3 (en) * | 1999-05-24 | 2003-08-06 | Matsushita Electric Industrial Co., Ltd. | Amplifying circuit |
| US6674328B2 (en) | 2000-06-12 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit |
| JP2002111595A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Shonan Denshi Co Ltd | 光受信器 |
| JP2009038556A (ja) * | 2007-08-01 | 2009-02-19 | Ntt Electornics Corp | リミッタアンプ回路 |
| JP4576408B2 (ja) * | 2007-08-01 | 2010-11-10 | Ｎｔｔエレクトロニクス株式会社 | リミッタアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5955918A (en) | 1999-09-21 |
| CN1189012A (zh) | 1998-07-29 |
| CN1123117C (zh) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10190385A (ja) | 増幅回路ユニットおよび増幅回路 | |
| US7154294B2 (en) | Comparators capable of output offset calibration | |
| JP3741899B2 (ja) | データのデューティサイクルを補正するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路 | |
| JP3284506B2 (ja) | 増幅回路 | |
| US5612810A (en) | Optical receiving apparatus | |
| US5614864A (en) | Single-ended to differential converter with relaxed common-mode input requirements | |
| US20070159224A1 (en) | Duty-cycle correction circuit for differential clocking | |
| JP3504176B2 (ja) | 信号増幅回路 | |
| JP2814990B2 (ja) | 光受信回路 | |
| WO1999012259A2 (en) | Duty cycle correction circuit using two differential amplifiers | |
| JPH09331363A (ja) | 伝送路損失等化回路 | |
| US6812787B2 (en) | Reference voltage generating circuit and voltage amplifier using the same | |
| US6975170B2 (en) | Adaptive amplifier output common mode voltage adjustment | |
| US4994692A (en) | Quantizer system | |
| JP3539952B2 (ja) | レベル識別回路 | |
| EP1056196A2 (en) | Amplifying circuit | |
| US6232842B1 (en) | Amplifying circuit and optical receiver comprising the same | |
| US20020030544A1 (en) | System and method providing level shifting in single ended to differential conversion | |
| US20110068862A1 (en) | Feedback amplifier and feedback amplification method | |
| JP2008211808A (ja) | レファレンス電圧発生回路とそれを用いた電圧増幅器 | |
| JP2000261257A (ja) | 増幅回路ユニットおよび増幅回路 | |
| JP3354892B2 (ja) | 増幅回路およびそれを用いた光受信器 | |
| KR20110016348A (ko) | 다단 증폭 회로 | |
| US7205797B1 (en) | Common mode detection and dynamic correction input circuit | |
| US20230283235A1 (en) | Switched resistor for switched driver stage feedback loop |