WO2015053166A1 - リミッタアンプ回路 - Google Patents

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WO2015053166A1
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differential
amplifier circuit
voltage
peak detection
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PCT/JP2014/076421
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Inventor
初史 飯塚
河野　誠
尚也 和田
Original Assignee
Ｎｔｔエレクトロニクス株式会社
独立行政法人情報通信研究機構
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H03F3/087—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with IC amplifier blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit

Definitions

  • the present invention relates to a limiter amplifier circuit having excellent reception sensitivity and response characteristics for high-speed burst signals.
  • an optical transmission system that enables high-speed data transmission
  • an optical transmission system that time-multiplexes a plurality of data signal packets is known.
  • an optical receiving circuit is used to receive a burst signal.
  • FIG. 1 is a diagram showing a conventional optical receiving circuit.
  • the photodiode 100 converts a minute optical signal into a current signal.
  • a transimpedance amplifier (TIA: Trans Impedance Amplifier) 101 converts and amplifies this current signal into a voltage signal.
  • the limiter amplifier circuit 102 amplifies the output signal of the transimpedance amplifier 101 to a constant amplitude.
  • a DC offset is generated on each of the positive phase side IP and the negative phase side IN of the differential output of the transimpedance amplifier 101.
  • the DC offset of the input signal is amplified by the gain of the transimpedance amplifier 101.
  • the magnitude of the DC offset varies depending on the individual difference of the transimpedance amplifier 101, when the DC offset is large, there is a problem that the burst response of the limiter amplifier circuit is deteriorated and good response characteristics cannot be obtained.
  • FIG. 2 is a diagram showing a conventional optical receiver circuit having an AC coupling configuration. Coupling capacitors C 1 and C 2 are provided between the transimpedance amplifier 101 and the limiter amplifier circuit 102. Thereby, the influence of the DC offset of the optical receiver circuit of FIG. 1 can be eliminated.
  • FIG. 3 is a diagram showing the input of the limiter amplifier circuit of FIG. As shown in FIGS. 3A and 3B, there is a problem that the DC level changes depending on the time constant determined by the coupling capacitors C1 and C2 and the input impedance of the limiter amplifier circuit 102, and it takes time to stabilize.
  • FIGS. 3C and 3D show time response waveforms of the limiter amplifier inputs IP and IN in which the time width near 500 ns in FIGS.
  • 3A and 3B is expanded.
  • the DC output level of the positive-phase output signal and the negative-phase output signal are equal when no differential input signal is input, and noise is output when there is no signal. There is a problem that the characteristics of the receiving apparatus are affected.
  • FIG. 4 is a diagram showing an improved conventional limiter amplifier circuit.
  • the differential amplifier circuit 11 amplifies a differential input signal composed of a normal phase input signal IP and a negative phase input signal IN.
  • the differential amplifier circuits 12 and 13 amplify the differential output signal of the differential amplifier circuit 11.
  • the offset adjustment circuit 14 includes peak detection circuits 15 and 16 and a differential amplifier circuit 17.
  • the peak detection circuit 15 detects and holds the DC component of the positive phase input signal IP.
  • the peak detection circuit 16 detects and holds the direct current component of the negative phase input signal IN.
  • the differential amplifier circuit 17 negatively feeds back the voltage difference between the DC component of the positive phase input signal IP detected by the peak detection circuits 15 and 16 and the DC component of the negative phase input signal IN to the differential amplifier circuit 11, and this potential difference. Accordingly, the DC offset voltage of the differential output signal of the differential amplifier circuit 11 is adjusted.
  • the offset adjustment circuit 18 includes a peak detection circuit 19 and a differential amplifier circuit 20.
  • the peak detection circuit 19 detects and holds the DC component of one of the differential output signals of the differential amplifier circuit 13 that is saturated.
  • the differential amplifier circuit 20 positively feeds back the voltage difference between the DC component of one of the differential output signals of the differential amplifier circuit 12 detected by the peak detection circuit 19 and the reference voltage REF to the differential amplifier circuit 12, The DC offset voltage of the differential output signal of the differential amplifier circuit 12 is adjusted according to this potential difference.
  • the reference voltage REF is adjusted to a predetermined value.
  • the offset adjustment circuit 18 does not add a DC offset to the DC offset voltage of the differential output signal of the differential amplifier circuit 13, and does not add to the input of the limiter amplifier circuit.
  • a DC offset is added to the DC offset voltage of the differential output signal of the differential amplifier circuit 13. For this reason, when a differential signal is not input to the input of the limiter amplifier circuit, it is possible to prevent the DC output levels of the positive phase output signal and the negative phase output signal from being equal, and to obtain good response characteristics. it can.
  • FIG. 5 is a diagram showing a simulation result of the input signal response characteristic of the limiter amplifier circuit of FIG.
  • FIG. 5A shows an input signal of the limiter amplifier circuit.
  • the input signal is a 10 (1 zero) alternating signal of 10 Gbps.
  • 300 mVpp one side
  • 20 mVpp one side
  • 70 ns packet interval 25 ns
  • FIG. 5B shows the output of the limiter amplifier at that time, but there is a problem that the packet signal after 70 ns is lost and is not output.
  • FIGS. 5C and 5D show the input and output waveforms of the limiter amplifier whose time width near 20 ns is expanded
  • FIG. 5E shows the input waveforms of the limiter amplifier whose time width near 70 ns is expanded.
  • FIG. 6 is a diagram illustrating an example of an optical packet signal.
  • a difference in optical intensity occurs between the optical packet signals 1 and 2 depending on a transmission distance from the transmission side to the reception side. For this reason, the hold capacity of the peak detection circuits 15 and 16 maintains the signal level of the optical packet signal 1 as the non-input time becomes shorter.
  • the configuration of FIG. 4 has a problem that the preamble bits are lost as in the simulation result shown in FIG. 5, the responsiveness deteriorates, and the reception sensitivity also decreases. This operation will be described below.
  • FIG. 7 is a diagram showing an example of a peak detection circuit.
  • the diode 21 rectifies the signal input from the input terminal INPK and charges the hold capacitor 22 with electric charge.
  • the hold capacitor 22 holds a voltage corresponding to the charged charge, and this voltage is output from the output terminal OUTPK.
  • the hold voltage in the hold capacitor 22 at the time of no signal is lower than the voltage corresponding to the packet signal. Is applied to charge the hold capacitor 22 by rectification.
  • the circuit constants of the diode 21 and the hold capacitor 22 are appropriately designed so that the packet signal can be normally received.
  • the present invention has been made to solve the above-described problems, and an object thereof is to obtain a limiter amplifier circuit having excellent reception sensitivity and response characteristics with respect to a high-speed burst signal.
  • a limiter amplifier circuit includes a first differential amplifier circuit that amplifies a differential input signal composed of a positive phase input signal and a negative phase input signal, and a differential output signal of the first differential amplifier circuit.
  • a differential output signal of the first differential amplifier circuit according to a voltage difference between a DC component of the positive phase input signal and a DC component of the negative phase input signal.
  • a difference between the first offset adjustment circuit for adjusting the DC offset voltage and the second differential amplifier circuit according to the DC component of one of the differential output signals of the second differential amplifier circuit and the reference voltage.
  • a second offset adjustment circuit that adjusts a DC offset voltage of the dynamic output signal; a reset pulse generation circuit that generates a reset pulse according to one of the differential output signals of the second differential amplifier circuit; 1 and a second initial value setting circuit, When the reference voltage is adjusted to a predetermined value and the differential input signal is input, the second offset adjustment circuit converts the DC offset voltage to the DC offset voltage of the differential output signal of the second differential amplifier circuit.
  • the first offset adjustment circuit is A first peak detection circuit for detecting a DC component of the positive phase input signal, a second peak detection circuit for detecting a DC component of the negative phase input signal, the output of the first peak detection circuit, and the And a third differential amplifier circuit for amplifying a voltage difference from the output of the second peak detection circuit, and when the reset pulse is generated, the first initial value setting circuit performs a first initialization.
  • the first peak detection with voltage The peak detected voltage of the circuit is initialized, the second initial value setting circuit initializes peak detection voltage of the second peak detection circuit in the second initialization voltage.
  • FIG. 5 is a diagram showing a simulation result of input signal response characteristics of the limiter amplifier circuit of FIG. 4. It is a figure which shows the example of an optical packet signal. It is a figure which shows the example of a peak detection circuit. It is a figure which shows the limiter amplifier circuit which concerns on embodiment of this invention. It is a figure for demonstrating operation
  • FIG. 11 is an enlarged view around 70 ns in FIG. 10.
  • FIG. 8 is a diagram showing a limiter amplifier circuit according to the embodiment of the present invention.
  • the photodiode 100 converts an optical signal into an electrical signal.
  • the electrical signal is amplified by the transimpedance amplifier 101.
  • the limiter amplifier circuit 102 amplifies the differential output signal of the transimpedance amplifier 101.
  • the differential amplifier circuit 11 amplifies the differential input signal composed of the positive phase input signal IP and the negative phase input signal IN.
  • the differential amplifier circuits 12 and 13 amplify the differential output signal of the differential amplifier circuit 11.
  • the differential output signal of the differential amplifier circuit 13 becomes the positive phase output signal OP and the negative phase output signal ON of the limiter amplifier circuit 102.
  • the offset adjustment circuit 14 adjusts the DC offset voltage of the differential output signal of the differential amplifier circuit 11 according to the voltage difference between the DC component of the positive phase input signal IP and the DC component of the negative phase input signal IN.
  • the offset adjustment circuit 14 includes a peak detection circuit 15 that detects and holds the DC component of the positive phase input signal IP, and a peak detection circuit 16 that detects and holds the DC component of the negative phase input signal IN.
  • a differential amplifier circuit 17 for amplifying a voltage difference between the output of the peak detection circuit 15 and the output of the peak detection circuit 16.
  • the peak detection circuits 15 and 16 have a diode 21 and a capacitor 22 connected between the cathode of the diode 21 and the ground.
  • the differential amplifier circuit 17 amplifies the voltage difference between the DC component of the positive phase input signal IP and the DC component of the negative phase input signal IN detected by the peak detection circuits 15 and 16 and negatively feeds back to the differential amplifier circuit 11.
  • the DC offset voltage of the differential output signal of the differential amplifier circuit 11 is adjusted according to this voltage difference.
  • the offset adjustment circuit 18 includes a peak detection circuit 19 and a differential amplifier circuit 20.
  • the peak detection circuit 19 detects and holds the DC component of one of the differential output signals of the differential amplifier circuit 13 that is saturated.
  • the differential amplifier circuit 20 amplifies the voltage difference between the output of the peak detection circuit 19 and the reference voltage REF.
  • the offset adjustment circuit 18 adjusts the DC offset voltage of the differential output signal of the differential amplifier circuit 12 according to the DC component of one of the differential output signals of the differential amplifier circuit 13 that is saturated and the reference voltage REF. adjust.
  • the reference voltage REF is adjusted to a predetermined value.
  • the offset adjustment circuit 18 constitutes a positive feedback loop and automatically adjusts the DC offset voltage of the differential amplifier circuit 12.
  • the offset adjustment circuit 18 does not add a DC offset to the DC offset voltage of the differential output signal of the differential amplifier circuit 12, and differential When no input signal is input, a DC offset is added to the DC offset voltage of the differential output signal of the differential amplifier circuit 12.
  • the reset pulse generation circuit 103 includes a low-pass filter 23 that receives a positive-phase output signal OP of the differential output signal of the differential amplifier circuit 13, a differential comparator 24 that receives an output signal of the low-pass filter 23, and a differential comparator 24.
  • the reset pulse generation circuit 103 generates a reset pulse according to the positive phase output signal OP of the differential output signal of the differential amplifier circuit 13.
  • the reset generation pulse is generated using the reverse phase output signal ON of the differential output signal of the differential amplifier circuit 13
  • the first output signal of the differential comparator 24 is sent to the AND circuit 26, and the first output signal of the differential comparator 24 is turned on.
  • the reset pulse can be generated by inputting the output signal 2 to the low-pass filter 25.
  • the initial value setting circuit 104a includes resistors Ra1 and Ra2 and a switch SWa.
  • the resistors Ra1 and Ra2 are connected in series between the constant voltages VEE and GND.
  • the initial value setting circuit 104b includes resistors Rb1 and Rb2 and a switch SWb.
  • the resistors Rb1 and Rb2 are connected in series between the constant voltages VEE and GND.
  • the switches SWa and SWb are SPST (Single pole Single Throw).
  • Resistors Ra1 and Ra2 are first initial voltage value generators that generate initialization voltage VA1, and resistors Rb1 and Rb2 are second initial voltage value generators that generate initialization voltage VA2.
  • the switches SWa and SWb are turned on, the switch SWa selects and outputs the initialization voltage VA1, and the switch SWb selects and outputs the initialization voltage VA2.
  • the switch SWa does not select the initialization voltage VA1 and opens the output
  • the switch SWb does not select the initialization voltage VA2 and opens the output. Accordingly, the output voltages (voltages applied to PKp and PKn) of the initial value setting circuits 104a and 104b are VA1 and VA2 only when a reset pulse is generated, and the others are open.
  • the initial value setting circuit 104a applies the initialization voltage VA1 to the hold capacitor of the peak detection circuit 15 to initialize the peak detection voltage
  • the initial value setting circuit 104b applies the initialization voltage VA2.
  • the peak detection voltage is initialized by applying it to the hold capacity of the peak detection circuit 16. In other states, the hold capacitance potentials of the peak detection circuits 15 and 16 are maintained, and the offset adjustment function of the limiter amplifier circuit is maintained as it is.
  • the diode 21 of the peak detection circuits 15 and 16 even if the optical packet signal 2 in the latter stage of FIG. 6 is input. Becomes a forward state, and the capacitor is charged up to a voltage corresponding to the packet signal by the rectifying action of the diode 21, so that it is possible to obtain excellent reception sensitivity and response characteristics for a high-speed burst signal.
  • the initialization voltage VA1 is made larger than the initialization voltage VA2.
  • the head part of the AC coupled packet signal works to increase the DC level on the IN side so as to decrease the DC level on the IP side shown in FIGS.
  • the offset voltage of the offset adjustment circuit 14 can be adjusted earlier than when VA1 and VA2 are set to the same potential.
  • an appropriate VA1 is given, an appropriate DC offset voltage is given to the minimum input amplitude of the next packet signal as shown in FIG. 9 (g), so that a good response characteristic can be obtained.
  • FIG. 9 is a diagram for explaining the operation of the reset pulse generation circuit and the initial value setting circuit.
  • the initial value setting circuit 104a will be described as an example, but the same applies to the initial value setting circuit 104b.
  • FIG. 9A shows the waveform of the positive phase output OP of the limiter amplifier circuit when a burst signal is input as an optical packet signal.
  • FIG. 9B shows an output waveform after passing through the low-pass filter 23.
  • the broken line indicates the threshold level of the next-stage comparator.
  • the positive-phase output of the comparator has a high-frequency component removed through the low-pass filter 25 to have a waveform as shown in FIG. 9C, and the reverse-phase output becomes as shown in FIG. 9D. Therefore, when the AND operation of the waveforms of FIGS. 9C and 9D is performed, the reset pulse shown in FIG. 9E is obtained at the output of the AND circuit 26.
  • FIG. 10 is a diagram showing a simulation result of input signal response characteristics of a limiter amplifier circuit based on the circuit of FIG.
  • FIG. 10A shows the input signal of the limiter amplifier circuit under the same conditions as in FIG.
  • FIG. 10B shows an example of a reset pulse input to PKp and PKn of the limiter amplifier circuit.
  • the output of the limiter amplifier at this time is shown in FIG.
  • the packet signal after 70 ns is lost, but in order to initialize the offset adjustment circuit 14, the packet signal is output to the limiter amplifier output.
  • FIG. 11 is an enlarged view around 70 ns in FIG.
  • FIG. 11A shows the input of the limiter amplifier
  • FIG. 11B shows the output of the limiter amplifier. Better output characteristics than the beginning of the packet can be obtained.
  • the hold capacity of the peak detection circuit can be initialized by the reset pulse generation circuit 103 and the initial value setting circuits 104a and 104b even if there is an intensity difference between the optical input packet signals. For this reason, it is possible to obtain excellent reception sensitivity and response characteristics for high-speed burst signals.
  • the reset signal can be generated whenever the packet signal is terminated regardless of the optical input power.
  • AGC Auto-Gain-Control

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Abstract

　差動増幅回路（１１）は正相入力信号と逆相入力信号とからなる差動入力信号を増幅する。差動増幅回路（１２，１３）は差動増幅回路（１１）の差動出力信号を増幅する。オフセット調整回路（１４）は、正相入力信号の直流成分を検出するピーク検出回路（１５）と、逆相入力信号の直流成分を検出するピーク検出回路（１６）と、ピーク検出回路（１５）の出力とピーク検出回路（１６）の出力との電圧差を増幅する差動増幅回路（１７）とを有する。リセットパルス生成回路（１０３）は、差動増幅回路（１３）の差動出力信号のどちらか一方に応じてリセットパルスを生成する。リセットパルスが生成された時に、初期値設定回路（１０４ａ）は第１の初期化電圧でピーク検出回路（１５）のピーク検出電圧を初期化し、初期値設定回路（１０４ｂ）は第２の初期化電圧でピーク検出回路（１６）のピーク検出電圧を初期化する。

Description

リミッタアンプ回路
　本発明は、高速のバースト信号に対して優れた受信感度と応答特性を有するリミッタアンプ回路に関する。
　高速データ伝送を可能とする光伝送システムとして、複数のデータ信号のパケットを時間多重する光伝送システムが知られている。このシステムにおいてバースト信号を受信するために光受信回路が用いられる。
　図１は従来の光受信回路を示す図である。フォトダイオード１００は微小な光信号を電流信号に変換する。トランスインピーダンスアンプ（TIA: Trans Impedance Amplifier）１０１は、この電流信号を電圧信号に変換増幅する。リミッタアンプ回路１０２は、トランスインピーダンスアンプ１０１の出力信号を一定振幅に増幅する。
　このような構成の光受信回路では、トランスインピーダンスアンプ１０１の差動出力の正相側ＩＰと逆相側ＩＮにそれぞれＤＣオフセットが生じる。入力信号のＤＣオフセットはトランスインピーダンスアンプ１０１の利得分だけ増幅される。ＤＣオフセットの大きさはトランスインピーダンスアンプ１０１の個体差により異なるが、ＤＣオフセットが大きい場合、リミッタアンプ回路のバースト応答性を劣化させ、良好な応答特性が得られないという問題がある。
　図２はＡＣ結合構成の従来の光受信回路を示す図である。トランスインピーダンスアンプ１０１とリミッタアンプ回路１０２の間に結合容量Ｃ１，Ｃ２が設けられている。これにより、図１の光受信回路のＤＣオフセットの影響を無くすことができる。図３は図２のリミッタアンプ回路の入力を示す図である。図３（ａ）（ｂ）のように結合容量Ｃ１，Ｃ２とリミッタアンプ回路１０２の入力インピーダンスで決まる時定数によりＤＣレベルが変化して、安定するまでに時間がかかるという問題がある。ここで図３（ｃ）（ｄ）は図３（ａ）（ｂ）の５００ｎｓ付近の時間幅を拡大したリミッタアンプ入力ＩＰ及びＩＮの時間応答波形を示す。オフセット調整回路を設けない従来のリミッタアンプ回路では、差動入力信号が入力されていない場合に正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなり、無信号時にノイズが出力され、後段の受信装置の特性に影響が生じるという問題があった。
　これらの問題を改善するためのリミッタアンプ回路が提案された（例えば、特許文献１参照）。図４は改善された従来のリミッタアンプ回路を示す図である。差動増幅回路１１は、正相入力信号ＩＰと逆相入力信号ＩＮとからなる差動入力信号を増幅する。差動増幅回路１２，１３は、差動増幅回路１１の差動出力信号を増幅する。
　オフセット調整回路１４は、ピーク検出回路１５，１６と、差動増幅回路１７とを有する。ピーク検出回路１５は、正相入力信号ＩＰの直流成分を検出して保持する。ピーク検出回路１６は、逆相入力信号ＩＮの直流成分を検出して保持する。差動増幅回路１７は、ピーク検出回路１５，１６により検出した正相入力信号ＩＰの直流成分と逆相入力信号ＩＮの直流成分との電圧差を差動増幅回路１１に負帰還し、この電位差に応じて差動増幅回路１１の差動出力信号のＤＣオフセット電圧を調整する。
　オフセット調整回路１８は、ピーク検出回路１９と、差動増幅回路２０とを有する。ピーク検出回路１９は、飽和している差動増幅回路１３の差動出力信号の一方の信号の直流成分を検出して保持する。差動増幅回路２０は、ピーク検出回路１９により検出した差動増幅回路１２の差動出力信号の一方の信号の直流成分と基準電圧ＲＥＦとの電圧差を差動増幅回路１２に正帰還し、この電位差に応じて差動増幅回路１２の差動出力信号のＤＣオフセット電圧を調整する。
　基準電圧ＲＥＦは所定の値に調整されている。オフセット調整回路１８は、リミッタアンプ回路の入力に差動信号が入力された場合は差動増幅回路１３の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、リミッタアンプ回路の入力に差動信号が入力されていない場合は差動増幅回路１３の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加する。このため、リミッタアンプ回路の入力に差動信号が入力されていない場合に正相出力信号と逆相出力信号のＤＣ出力レベルが等しくなるのを防ぐことができ、良好な応答特性を得ることができる。
　図５は図４のリミッタアンプ回路の入力信号応答特性のシミュレーション結果を示す図である。図５（ａ）はリミッタアンプ回路の入力信号を示す。入力信号は１０Ｇｂｐｓの１０（イチゼロ）の交番信号である。入力信号は無入力の状態から５ｎｓ後に３００ｍＶｐｐ（片側）を入力し、４５ｎｓ後に無入力状態とした後の７０ｎｓ後（パケット間隔２５ｎｓ）に２０ｍＶｐｐ（片側）を入力している。図５（ｂ）はその時のリミッタアンプの出力であるが、７０ｎｓ後のパケット信号は欠落してしまい出力されないという問題があった。図５（ｃ）（ｄ）は２０ｎｓ付近の時間幅を拡大したリミッタアンプの入力及び出力波形を、図５（ｅ）は７０ｎｓ付近の時間幅を拡大したリミッタアンプの入力波形を示す。
　この問題の原因、動作について以下に説明する。図６は光パケット信号の例を示す図である。送信側から受信側までの送信距離等によって光パケット信号１，２間で光強度の差が生じる。このため、無入力時間が短くなるほど、ピーク検出回路１５，１６のホールド容量は光パケット信号１の信号レベルを維持する。このため図４の構成では、図５に示したシミュレーション結果のようにプリアンブルビットが欠落して、応答性が劣化し、受信感度も低下するという問題があった。この動作について以下に説明する。
　図７はピーク検出回路の例を示す図である。ダイオード２１は入力端子ＩＮＰＫから入力された信号を整流して、ホールド容量２２に電荷をチャージする。ホールド容量２２はチャージされた電荷に相当する電圧を保持し、この電圧が出力端子ＯＵＴＰＫから出力される。ここで初期状態の場合（無信号時からパケット信号が入力される場合）、無信号時のホールド容量２２におけるホールド電圧はパケット信号に相当する電圧より低くなっているので、ダイオード２１には順方向の電圧が印加され、整流作用によりホールド容量２２に電荷がチャージされる。チャージに必要な応答時間はパケット信号が正常に受信できるようにダイオード２１とホールド容量２２の回路定数が適切に設計されている。
　一方、図６のように、あるパケット信号から次のパケット信号に遷移したときに光強度の差が大から小に遷移する場合、図７のピーク検出回路のダイオード２１のカソード側の電圧はホールド容量２２で保持された遷移前のパケット信号に相当する電圧となっており、ダイオード２１のアノード側の電圧は遷移後のパケット信号に相当する電圧となるので、ダイオード２１には逆方向の電圧が印加される。従って、ホールド容量２２の電圧は遷移後のパケット信号に相当する電圧まで、ディスチャージされる。ディスチャージの応答時間は容量値と差動増幅回路１７の入力抵抗及びダイオード２１の逆方向等価抵抗で決まり、チャージする場合に比べて大きな時間となる。このため、リミッタアンプ回路には適切なオフセット電圧が与えられないうちにパケット信号が入力されてしまい上記のようにプリアンブルビットが欠落して、応答性が劣化し、受信感度も低下する。
日本特開２００９－３８５５６号公報
　図４のリミッタアンプ回路では、光パケット信号間で光強度の差が生じた場合、最初の光パケット信号入力終了後、適切なオフセット電圧が与えられないうちに次の光パケット信号が入力されてしまう。このため、プリアンブルビットが欠落して、応答性が劣化し、受信感度も低下するという問題がある。
　本発明は、上述のような課題を解決するためになされたもので、その目的は高速のバースト信号に対して優れた受信感度と応答特性を有するリミッタアンプ回路を得るものである。
　本発明に係るリミッタアンプ回路は、正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第１の差動増幅回路と、前記第１の差動増幅回路の差動出力信号を増幅する第２の差動増幅回路と、前記正相入力信号の直流成分と前記逆相入力信号の直流成分との電圧差に応じて前記第１の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第１のオフセット調整回路と、前記第２の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧に応じて前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第２のオフセット調整回路と、前記第２の差動増幅回路の差動出力信号のどちらか一方に応じてリセットパルスを生成するリセットパルス生成回路と、第１及び第２の初期値設定回路とを備え、前記基準電圧が所定の値に調整され、前記第２のオフセット調整回路は、前記差動入力信号が入力された場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、前記差動入力信号が入力されていない場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加し、前記第１のオフセット調整回路は、前記正相入力信号の直流成分を検出する第１のピーク検出回路と、前記逆相入力信号の直流成分を検出する第２のピーク検出回路と、前記第１のピーク検出回路の出力と前記第２のピーク検出回路の出力との電圧差を増幅する第３の差動増幅回路とを有し、前記リセットパルスが生成された時に、前記第１の初期値設定回路は第１の初期化電圧で前記第１のピーク検出回路のピーク検出電圧を初期化し、前記第２の初期値設定回路は、第２の初期化電圧で前記第２のピーク検出回路のピーク検出電圧を初期化する。
　本発明により、高速のバースト信号に対して優れた受信感度と応答特性を有するリミッタアンプ回路を得ることができる。
従来の光受信回路を示す図である。 ＡＣ結合構成の従来の光受信回路を示す図である。 図２のリミッタアンプ回路の入力を示す図である。 改善された従来のリミッタアンプ回路を示す図である。 図４のリミッタアンプ回路の入力信号応答特性のシミュレーション結果を示す図である。 光パケット信号の例を示す図である。 ピーク検出回路の例を示す図である。 本発明の実施の形態に係るリミッタアンプ回路を示す図である。 リセットパルス生成回路と初期値設定回路の動作を説明するための図である。 図８の回路を基本構成としたリミッタアンプ回路の入力信号応答特性のシミュレーション結果を示す図である。 図１０の７０ｎｓ付近の拡大図である。
　図８は、本発明の実施の形態に係るリミッタアンプ回路を示す図である。フォトダイオード１００が光信号を電気信号に変換する。その電気信号をトランスインピーダンスアンプ１０１が増幅する。トランスインピーダンスアンプ１０１の差動出力信号をリミッタアンプ回路１０２が増幅する。
　リミッタアンプ回路１０２において、差動増幅回路１１が、正相入力信号ＩＰと逆相入力信号ＩＮとからなる差動入力信号を増幅する。差動増幅回路１２，１３が差動増幅回路１１の差動出力信号を増幅する。差動増幅回路１３の差動出力信号がリミッタアンプ回路１０２の正相出力信号ＯＰ及び逆相出力信号ＯＮとなる。
　オフセット調整回路１４は、正相入力信号ＩＰの直流成分と逆相入力信号ＩＮの直流成分との電圧差に応じて差動増幅回路１１の差動出力信号のＤＣオフセット電圧を調整する。具体的には、オフセット調整回路１４は、正相入力信号ＩＰの直流成分を検出して保持するピーク検出回路１５と、逆相入力信号ＩＮの直流成分を検出して保持するピーク検出回路１６と、ピーク検出回路１５の出力とピーク検出回路１６の出力との電圧差を増幅する差動増幅回路１７とを有する。
　ピーク検出回路１５，１６は、図７に示すようにダイオード２１と、ダイオード２１のカソードと接地の間に接続された容量２２とを有する。差動増幅回路１７は、ピーク検出回路１５，１６により検出した正相入力信号ＩＰの直流成分と逆相入力信号ＩＮの直流成分との電圧差を増幅して、差動増幅回路１１に負帰還し、この電圧差に応じて差動増幅回路１１の差動出力信号のＤＣオフセット電圧を調整する。
　オフセット調整回路１８は、ピーク検出回路１９と、差動増幅回路２０とを有する。ピーク検出回路１９は、飽和している差動増幅回路１３の差動出力信号の一方の信号の直流成分を検出して保持する。差動増幅回路２０は、ピーク検出回路１９の出力と基準電圧ＲＥＦとの電圧差を増幅する。このオフセット調整回路１８は、飽和している差動増幅回路１３の差動出力信号の一方の信号の直流成分と基準電圧ＲＥＦに応じて差動増幅回路１２の差動出力信号のＤＣオフセット電圧を調整する。基準電圧ＲＥＦは所定の値に調整されている。オフセット調整回路１８により正帰還ループを構成し、自動的に差動増幅回路１２のＤＣオフセット電圧を調整する。具体的には、オフセット調整回路１８は、リミッタアンプ回路１０２に差動入力信号が入力された場合は差動増幅回路１２の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、差動入力信号が入力されていない場合は差動増幅回路１２の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加する。
　リセットパルス生成回路１０３は、差動増幅回路１３の差動出力信号の正相出力信号ＯＰを入力するローパスフィルタ２３と、ローパスフィルタ２３の出力信号を入力する差動コンパレータ２４と、差動コンパレータ２４の第１の出力信号を入力するローパスフィルタ２５と、ローパスフィルタ２５の出力信号と差動コンパレータ２４の第２の出力信号を入力するＡＮＤ回路２６とを有する。リセットパルス生成回路１０３は、差動増幅回路１３の差動出力信号の正相出力信号ＯＰに応じてリセットパルスを生成する。差動増幅回路１３の差動出力信号の逆相出力信号ＯＮを用いてリセット生成パルスを生成する場合は、差動コンパレータ２４の第１の出力信号をＡＮＤ回路２６へ、差動コンパレータ２４の第２の出力信号をローパスフィルタ２５へ入力することにより同様にリセットパルスを生成することができる。
　初期値設定回路１０４ａは抵抗Ｒａ１，Ｒａ２とスイッチＳＷａを有する。抵抗Ｒａ１，Ｒａ２は定電圧ＶＥＥとＧＮＤの間に直列に接続されている。初期値設定回路１０４ｂは抵抗Ｒｂ１，Ｒｂ２とスイッチＳＷｂを有する。抵抗Ｒｂ１，Ｒｂ２は定電圧ＶＥＥとＧＮＤの間に直列に接続されている。スイッチＳＷａ，ＳＷｂはＳＰＳＴ（Single pole Single Throw）である。
　抵抗Ｒａ１，Ｒａ２は初期化電圧ＶＡ１を生成する第１の初期電圧値発生部であり、抵抗Ｒｂ１，Ｒｂ２は初期化電圧ＶＡ２を生成する第２の初期電圧値発生部である。初期化電圧ＶＡ１はＶＡ１＝Ｒａ１・ＶＥＥ／（Ｒａ１＋Ｒａ２）で与えられ、初期化電圧ＶＡ２はＶＡ２＝Ｒｂ１・ＶＥＥ／（Ｒｂ１＋Ｒｂ２）で与えられる。
　リセットパルス生成回路１０３でリセットパルスが生成された時にはスイッチＳＷａ，ＳＷｂがオンとなり、スイッチＳＷａは初期化電圧ＶＡ１を選択して出力し、スイッチＳＷｂは初期化電圧ＶＡ２を選択して出力する。一方、リセットパルスが生成されない時には、スイッチＳＷａは初期化電圧ＶＡ１を選択せず、出力を開放状態とし、スイッチＳＷｂは初期化電圧ＶＡ２を選択せず、出力を開放状態とする。従って、初期値設定回路１０４ａ，１０４ｂの出力電圧（ＰＫｐ、ＰＫｎに与えられる電圧）はリセットパルスが生成された時だけＶＡ１，ＶＡ２となり、その他は開放状態である。
　これにより、リセットパルスが生成された時に、初期値設定回路１０４ａは初期化電圧ＶＡ１をピーク検出回路１５のホールド容量に与えてピーク検出電圧を初期化し、初期値設定回路１０４ｂは初期化電圧ＶＡ２をピーク検出回路１６のホールド容量に与えてピーク検出電圧を初期化する。その他の状態の時には、ピーク検出回路１５，１６のホールド容量電位は維持され、リミッタアンプ回路のオフセット調整機能がそのまま維持される。
　初期化電圧ＶＡ１，ＶＡ２を予め入力されるパケット信号強度の最小値より低い値に設定しておけば、図６の後段の光パケット信号２が入力されてもピーク検出回路１５，１６のダイオード２１は順方向状態となり、ダイオード２１の整流作用によりパケット信号に相当する電圧まで容量にチャージされるので、高速のバースト信号に対して優れた受信感度と応答特性を得ることができる。
　差動増幅回路１１の制御は負帰還回路であるため、初期化電圧ＶＡ１を初期化電圧ＶＡ２より大きくする。これにより、ＡＣ結合したパケット信号の先頭部は図３（ｃ）（ｄ）に示したＩＰ側のＤＣレベルを下げるように、ＩＮ側のＤＣレベルを上げるように働く。このため、ＶＡ１とＶＡ２を同電位に設定した場合よりもオフセット調整回路１４のオフセット電圧を早期に調整することができる。適切なＶＡ１を与えると図９（ｇ）のように次パケット信号の最小入力振幅に対して、差動増幅回路１２では適切なＤＣオフセット電圧が与えられるため、良好な応答特性が得られる。
　図９は、リセットパルス生成回路と初期値設定回路の動作を説明するための図である。ここでは初期値設定回路１０４ａを例にとって説明するが、初期値設定回路１０４ｂでも同様である。図９（ａ）は光パケット信号としてバースト信号が入力された時のリミッタアンプ回路の正相出力ＯＰの波形を示す。図９（ｂ）はローパスフィルタ２３通過後の出力波形を示す。ここで破線は次段のコンパレータの閾値レベルを示す。コンパレータの正相出力はローパスフィルタ２５を介して高周波成分が除去されて図９（ｃ）のような波形になり、逆相出力は図９（ｄ）のようになる。従って図９（ｃ）と図９（ｄ）の波形のＡＮＤ演算をすると、ＡＮＤ回路２６の出力には図９（ｅ）に示されるリセットパルスが得られる。
　図１０は、図８の回路を基本構成としたリミッタアンプ回路の入力信号応答特性のシミュレーション結果を示す図である。図１０（ａ）は図５（ａ）と同じ条件のリミッタアンプ回路の入力信号を示す。図１０（ｂ）はリミッタアンプ回路のＰＫｐ、ＰＫｎへ入力したリセットパルスの例である。このときのリミッタアンプの出力を図１０（ｃ）に示す。従来構成では、７０ｎｓ後のパケット信号が欠落となったが、オフセット調整回路１４を初期化するため、リミッタアンプ出力にパケット信号が出力される。図１１は、図１０の７０ｎｓ付近の拡大図である。図１１（ａ）にリミッタアンプの入力を示し、図１１（ｂ）にリミッタアンプの出力を示す。パケット先頭部より良好な出力特性が得られる。
　以上説明したように、本実施の形態では、光入力パケット信号間に強度差があっても、リセットパルス生成回路１０３と初期値設定回路１０４ａ，１０４ｂによりピーク検出回路のホールド容量を初期化できる。このため、高速のバースト信号に対して優れた受信感度と応答特性を得ることができる。また、リミッタ（飽和）出力より、リセット生成しているため、光入力パワーに関係することなく、パケット信号が終了するときには常にリセット信号を生成することができる。さらにＡＧＣ（Auto Gain Control）機能がなく、オフセットを合わせて増幅（リミット）するため、バースト応答性（１０ｎｓ程度）に優れている。
１１，１２，１３，１７，２０　差動増幅回路、１４，１８　オフセット調整回路、１５，１６，１９　ピーク検出回路、２１　ダイオード、２２　容量、２３，２５　ローパスフィルタ、２４　差動コンパレータ、２６　ＡＮＤ回路、１０３　リセットパルス生成回路、１０４ａ，１０４ｂ　初期値設定回路、Ｒａ１，Ｒａ２　抵抗（第１の初期電圧値発生部）、Ｒｂ１，Ｒｂ２　抵抗（第２の初期電圧値発生部）、ＳＷａ，ＳＷｂ　スイッチ

Claims (6)

  1. 　正相入力信号と逆相入力信号とからなる差動入力信号を増幅する第１の差動増幅回路と、
    　前記第１の差動増幅回路の差動出力信号を増幅する第２の差動増幅回路と、
    　前記正相入力信号の直流成分と前記逆相入力信号の直流成分との電圧差に応じて前記第１の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第１のオフセット調整回路と、
    　前記第２の差動増幅回路の差動出力信号の一方の信号の直流成分と基準電圧に応じて前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧を調整する第２のオフセット調整回路と、
    　前記第２の差動増幅回路の差動出力信号のどちらか一方に応じてリセットパルスを生成するリセットパルス生成回路と、
    　第１及び第２の初期値設定回路とを備え、
    　前記基準電圧が所定の値に調整され、前記第２のオフセット調整回路は、前記差動入力信号が入力された場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加せず、前記差動入力信号が入力されていない場合は前記第２の差動増幅回路の差動出力信号のＤＣオフセット電圧にＤＣオフセットを付加し、
    　前記第１のオフセット調整回路は、
    　前記正相入力信号の直流成分を検出する第１のピーク検出回路と、
    　前記逆相入力信号の直流成分を検出する第２のピーク検出回路と、
    　前記第１のピーク検出回路の出力と前記第２のピーク検出回路の出力との電圧差を増幅する第３の差動増幅回路とを有し、
    　前記リセットパルスが生成された時に、前記第１の初期値設定回路は第１の初期化電圧で前記第１のピーク検出回路のピーク検出電圧を初期化し、前記第２の初期値設定回路は、第２の初期化電圧で前記第２のピーク検出回路のピーク検出電圧を初期化することを特徴とするリミッタアンプ回路。
  2. 　前記第１の初期化電圧は前記第２の初期化電圧より大きいことを特徴とする請求項１に記載のリミッタアンプ回路。
  3. 　前記リセットパルス生成回路は、
    　前記第２の差動増幅回路の差動出力信号のどちらか一方を入力する第１のローパスフィルタと、
    　前記第１のローパスフィルタの出力信号を入力する差動コンパレータと、
    　前記差動コンパレータの第１の出力信号を入力する第２のローパスフィルタと、
    　前記第２のローパスフィルタの出力信号と前記差動コンパレータの第２の出力信号を入力するＡＮＤ回路とを有することを特徴とする請求項１又は２に記載のリミッタアンプ回路。
  4. 　前記第１の初期値設定回路は、第１の初期電圧値発生部と、第１のスイッチとを有し、
    　前記第２の初期値設定回路は、第２の初期電圧値発生部と、第２のスイッチとを有し、
    　前記リセットパルスが生成された時には、前記第１のスイッチは前記第１の初期電圧値発生部の電圧値を選択して出力し、前記第２のスイッチは前記第２の初期電圧値発生部の電圧値を選択して出力し、
    　前記リセットパルスが生成されない時には、前記第１のスイッチは前記第１の初期電圧値発生部の電圧値を選択せず、出力を開放状態とし、前記第２のスイッチは前記第２の初期電圧値発生部の電圧値を選択せず、出力を開放状態とすることを特徴とする請求項１～３の何れか１項に記載のリミッタアンプ回路。
  5. 　前記第１及び第２のピーク検出回路は、ダイオードと、前記ダイオードのカソードと接地の間に接続された容量とを有することを特徴とする請求項１～４の何れか１項に記載のリミッタアンプ回路。
  6. 　前記第２の差動増幅回路の差動出力は飽和していることを特徴とする請求項１～５の何れか１項に記載のリミッタアンプ回路。
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