JP4999774B2 - 振幅制限増幅回路 - Google Patents
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Description
J.Savoj, B.Razavi, "High-Speed CMOS Circuits for Optical Receivers", KLUWER ACADEMIC PUBLISHERS, p.16 中村 他著、「PDS光加入者システム用CMOS瞬時応答利得制御増幅器IC」、1994年電子情報通信学会秋季大会、講演番号B−897
請求項2にかかる発明は、請求項1に記載の振幅制限増幅回路において、前記第1の増幅回路の出力側が、前記第2の増幅回路の前記第2の差動増幅器の入力側に接続されていることを特徴とする。
請求項3にかかる発明は、請求項1に記載の振幅制限増幅回路において、前記第2の増幅回路の前記第2の差動増幅器の出力側が、前記第1の増幅回路の入力側に接続され、前記第1の増幅回路の出力側が、前記第2の増幅回路の前記第3の差動増幅器の入力側に接続されていることを特徴とする。
請求項4にかかる発明は、請求項1乃至3のいずれか1つに記載の振幅制限増幅回路において、前記所定の時間は、前記入力バースト信号が入力された後、前記第2の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする。
請求項5にかかる発明は、請求項1乃至4のいずれか1つに記載の振幅制限増幅回路において、さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が、ガードタイム期間中であって、前記入力バースト信号のガードタイムの開始を検出してから所定の時間が経過した後、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第2の差動増幅器に対して切断することを特徴とする。
請求項6にかかる発明は、請求項5に記載の振幅制限増幅回路において、前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする。
図1Aは本発明の第1の実施例の振幅制限増幅回路の構成を示すブロック図である。差動入力端子1,2と差動出力端子3,4の間に縦続接続された差動増幅器11〜14のうち、差動増幅器12は保持回路30との組み合わせでフィードフォワード型オフセット補償回路(請求項記載の「第1の増幅回路」の一例)を構成する。また、差動増幅器13,14とローパスフィルタ21,22およびアナログスイッチ41,42は、フィードバック型オフセット補償回路(請求項記載の「第2の増幅回路」の一例)を構成する。ローパスフィルタ21の時定数は大きく設定され、ローパスフィルタ22の時定数は小さく設定される。なお、差動増幅器12は請求項記載の「第1の差動増幅器」の一例、差動増幅器13は請求項記載の「第2の差動増幅器」の一例、差動増幅器14は請求項記載の「第3の差動増幅器」の一例である。
図4Aは本発明の第2の実施例の振幅制限増幅回路の構成を示すブロック図である。ここでは、フィードバック型オフセット補償回路(第2の増幅回路)は、フィードフォワード型オフセット補償回路(第1の増幅回路)をフィードバックループに含むように構成されている。動作タイミングについては上記第1の実施例と同様である。
なお、第1あるいは第2の実施例の振幅制限増幅回路において、フィードフォワード型オフセット補償回路の差動増幅器12の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を1つあるいは複数段備えても良い。また、同様に、フィードバック型オフセット補償回路の差動増幅器13の前段あるいは後段、差動増幅器14の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を1つあるいは複数段備えても良い。
2:逆相入力端子
3:正相出力端子
4:逆相出力端子
11〜14:差動増幅器
21〜25:ローパスフィルタ
30:保持回路
41,42:アナログスイッチ
50:ガードタイム検出回路
60:バースト開始検出回路
70:遅延回路
80:SRラッチ回路
Claims (6)
- 差動入力信号のそれぞれの最大電圧値を保持する保持回路と、該保持回路が保持した前記それぞれの最大電圧値を入力して前記差動入力信号のそれぞれの平均電圧の差分を補正する第1の差動増幅器とを備える第1の増幅回路、および、
第2の差動増幅器と、該第2の差動増幅器の出力側に接続された第3の差動増幅器と、該第3の差動増幅器の差動出力信号のそれぞれの平均電圧を出力するローパスフィルタとを備え、該ローパスフィルタから出力する前記それぞれの平均電圧を前記第2の差動増幅器に入力してそこに入力する差動入力信号のそれぞれの平均電圧の差分を補正する第2の増幅回路、
が直列接続された振幅制限増幅回路であって、
前記ローパスフィルタから出力する前記それぞれの平均電圧を、前記第2の差動増幅器に対して、入力バースト信号が入力された時点では入力させず、前記入力バースト信号が入力されて所定の時間が経過した後に入力させることを特徴とする振幅制限増幅回路。 - 請求項1に記載の振幅制限増幅回路において、
前記第1の増幅回路の出力側が、前記第2の増幅回路の前記第2の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。 - 請求項1に記載の振幅制限増幅回路において、
前記第2の増幅回路の前記第2の差動増幅器の出力側が、前記第1の増幅回路の入力側に接続され、前記第1の増幅回路の出力側が、前記第2の増幅回路の前記第3の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。 - 請求項1乃至3のいずれか1つに記載の振幅制限増幅回路において、
前記所定の時間は、前記入力バースト信号が入力された後、前記第2の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする振幅制限増幅回路。 - 請求項1乃至4のいずれか1つに記載の振幅制限増幅回路において、
さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が、ガードタイム期間中であって、前記入力バースト信号のガードタイムの開始を検出してから所定の時間が経過した後、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第2の差動増幅器に対して切断することを特徴とする振幅制限増幅回路。 - 請求項5に記載の振幅制限増幅回路において、
前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする振幅制限増幅回路。
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