WO2011099598A1 - 光信号断検出回路および光受信器 - Google Patents

光信号断検出回路および光受信器 Download PDF

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WO2011099598A1
WO2011099598A1 PCT/JP2011/053013 JP2011053013W WO2011099598A1 WO 2011099598 A1 WO2011099598 A1 WO 2011099598A1 JP 2011053013 W JP2011053013 W JP 2011053013W WO 2011099598 A1 WO2011099598 A1 WO 2011099598A1
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signal
optical signal
circuit
optical
inverted
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PCT/JP2011/053013
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弘 小泉
和好 西村
正史 野河
義和 卜部
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日本電信電話株式会社
Ｎｔｔエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
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    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver
    • H04B10/697—Arrangements for reducing noise and distortion

Definitions

  • the present invention relates to an optical communication technique, and more particularly to an optical signal detection technique that can accurately detect the presence or absence of an optical signal input.
  • the PON (Passive Optical Network) method used in the FTTH (Fiber To The Home) system as a high-speed broadband optical transmission method is an OLT (Optical Linear Terminal) that accommodates multiple users on the station side and an optical subscriber line on the user side. Is connected to an ONU (Optical Network Unit) that terminates the network with an optical fiber, and signals are transmitted bidirectionally.
  • OLT Optical Linear Terminal
  • ONU Optical Network Unit
  • the optical signal disconnection detection circuit determines whether or not the optical signal is input, A technique for preventing unnecessary noise from being output from an optical receiver has been proposed (see, for example, Patent Document 1).
  • the optical signal Pin received by the photodiode PD is photoelectrically converted into a photocurrent signal Iin and amplified by a transimpedance amplifier TIA that is a preamplifier.
  • the electric signal Tout of the transimpedance amplifier TIA is input to a limiting amplifier LA that is a post-amplifier, amplified so that optical signals Pin having different intensities become electric signals having a constant amplitude, and output as a reception output Rout.
  • a waveform shaping circuit such as CDR (Clock Data Recovery) or a timing adjustment circuit is normally connected to the subsequent stage of the limiting amplifier LA, and a clock signal is extracted from the data signal and shaped into a waveform that can be easily handled as a digital signal.
  • CDR Chip Data Recovery
  • a timing adjustment circuit is normally connected to the subsequent stage of the limiting amplifier LA, and a clock signal is extracted from the data signal and shaped into a waveform that can be easily handled as a digital signal.
  • an optical signal break detection circuit (LOS: Loss Of Signal) 20 that determines reception of the optical signal Pin is provided in parallel with the limiting amplifier LA in the subsequent stage of the transimpedance amplifier TIA.
  • the optical signal disconnection detection circuit 20 generates a signal disconnection detection signal LOS indicating whether or not an optical signal Pin with sufficient signal strength is received, thereby detecting a communication abnormality or limiting amplifier LA when there is no signal.
  • the squelch circuit control is performed to cut off the noise output.
  • the comparator 21 outputs the comparison output signal Cout only when the optical signal Pin is received, and this comparison output signal Cout is held by the SR latch 22 to be a signal disconnection detection signal composed of a DC signal. Convert to LOS. The holding of the signal loss detection signal LOS in the SR latch 22 is released by the reset signal RESET.
  • the PON control IC can output a reset signal RESET at the end of reception of a burst packet.
  • the signal loss detection signal LOS is used as an output control signal of the limiting amplifier LA, for example, for controlling the squelch, and by closing the squelch until the next burst signal is received after receiving the reset, the limiting amplifier LA It is possible to prevent noise from being output.
  • a burst signal is received, a normal reception state can be obtained by opening the squelch.
  • the comparator 21 shown in FIG. 11 includes a bias circuit 21A, a first stage amplifier circuit 21B, a first stage emitter follower circuit 21C, and a next stage amplifier circuit 21D.
  • the non-inverted signal Tout + and the inverted signal Tout ⁇ of the electric signal Tout input from the transimpedance amplifier TIA are AC-coupled to the bias circuit 21A via the respective coupling capacitors C. Since this coupling capacitor C is a differentiation circuit, the differential waveforms of the non-inverted signal Tout + and the inverted signal Tout ⁇ are input to the differential transistor pair Q1, Q2 of the first stage amplifier circuit 21B.
  • the output of the first stage amplifier circuit 21B has an offset voltage at its DC level. Therefore, if the non-inverted signal Tout + and the inverted signal Tout ⁇ having sufficient amplitude are not inputted, the output amplitude of the first stage amplifier circuit 21B is insufficient and a differential signal is not formed, that is, the non-inverted output from the transistor Q1 and the transistor Q2 Therefore, the comparison output signal Cout is not output from the next stage amplifier circuit 21D connected via the first stage emitter follower circuit 21C, and remains at the low level.
  • this circuit is characterized in that once the high level is output as the comparison output signal Cout, that level is maintained, so that a high-speed optical signal break detection circuit 20 that responds immediately to signal reception can be realized.
  • such a conventional technique has a problem in that it can operate autonomously without requiring a control signal from the outside and cannot accurately detect the presence or absence of an optical signal input. That is, in the conventional optical signal disconnection detection circuit 20 described above, since the comparison output signal Cout of the comparator 21 is held by the SR latch 22, the change from the signal disconnection state of the optical signal Pin to the signal reception state is performed. Can detect and display quickly, but cannot detect a change from the optical signal reception state to the signal loss state. Further, since the reset signal RESET for resetting the SR latch 22 is essential as an external control signal, autonomous operation is not possible.
  • the SR latch 22 when used, there is a risk that indefinite logic may occur depending on the relationship between the logic level of the comparison output signal Cout of the comparator 21 and the logic level of the reset signal RESET. This problem can be solved by using a JK flip-flop circuit instead of the SR latch 22, but a clock signal is required separately.
  • the SR latch 22 continues to output a high level as the signal loss detection signal LOS if the comparator 21 outputs a high level even as one pulse as the comparison output signal Cout. There was a risk of malfunction if there was an input.
  • the present invention is for solving such problems, and is an optical signal detection that can operate autonomously without the need for an external control signal and can accurately detect the presence or absence of an optical signal input.
  • the purpose is to provide technology.
  • an optical signal break detection circuit detects an optical signal input presence / absence based on an electrical signal obtained by photoelectrically converting an optical signal comprising a pulse train.
  • a disconnection detection circuit that outputs, as a comparison output signal, a pulse having an amplitude greater than or equal to a reference value among electrical signals input via a coupling capacitor, and a holding capacitor for each pulse included in the comparison output signal.
  • an analog holding circuit that generates a holding output signal that varies depending on whether or not an optical signal is input by discharging a DC voltage obtained by charging with a discharge resistor.
  • An optical receiver includes a photoelectric conversion element that photoelectrically converts an optical signal composed of a pulse train into a photocurrent signal, and an electrical signal that amplifies the photocurrent signal and includes an inverted signal and a non-inverted signal.
  • a transimpedance amplifier that outputs a signal, a limiting amplifier that amplifies and outputs each pulse of a pulse train included in the electrical signal, and any one of the foregoing that detects whether an optical signal is input based on the electrical signal And an optical signal break detection circuit.
  • the present invention it is possible to operate autonomously without the need for a control signal from the outside of the optical signal disconnection detection circuit such as a reset signal, and to accurately detect the presence or absence of the input of the optical signal. Therefore, since it is not necessary to input a control signal from the outside, it can be easily applied to an optical receiver having no function of outputting such a control signal, and high versatility can be obtained. Further, it is possible to delete a circuit unit that outputs such a control signal from the optical receiver, thereby realizing cost reduction. In addition, since the presence or absence of optical signal input is detected by charging the pulse included in the burst signal with the analog holding circuit, malfunctions caused by this can be avoided even if there is noise input when the optical signal is interrupted. Stable optical signal detection operation can be realized.
  • FIG. 1 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the comparator according to the first embodiment.
  • FIG. 3 is a signal waveform diagram illustrating the operation of the optical signal break detection circuit according to the first embodiment.
  • FIG. 4 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the second embodiment.
  • FIG. 5 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the third embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of a comparator according to the third embodiment.
  • FIG. 7 is a signal waveform diagram showing the operation of the optical signal break detection circuit according to the third embodiment.
  • FIG. 1 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the first embodiment.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the comparator
  • FIG. 8 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the fourth embodiment.
  • FIG. 9 is a block diagram illustrating a configuration of an optical receiver and an optical signal break detection circuit according to the fifth embodiment.
  • FIG. 10 is a block diagram showing the configuration of a conventional optical receiver and optical signal break detection circuit.
  • FIG. 11 is a circuit diagram showing a configuration of a comparator used in a conventional optical signal break detection circuit.
  • the optical receiver 100 is a communication device that converts an optical signal received via an optical fiber into an electric signal and outputs the electric signal.
  • the station side accommodates a plurality of users. Used in OLT.
  • the optical receiver 100 is provided with a photodiode PD, a transimpedance amplifier TIA, a limiting amplifier LA, and an optical signal loss detection circuit 10 as main circuit configurations.
  • the optical signal Pin that has reached through the optical fiber is received by the photodiode PD, converted into a photocurrent signal Iin, and amplified by a transimpedance amplifier TIA that is a preamplifier.
  • the electric signal Tout of the transimpedance amplifier TIA is input to a limiting amplifier LA that is a post-amplifier, amplified so that optical signals Pin having different intensities become electric signals having a constant amplitude, and output as a reception output Rout.
  • a waveform shaping circuit such as a CDR and a timing adjustment circuit are usually provided after the limiting amplifier LA, and a clock signal is extracted from the data signal and treated as a digital signal. It is shaped into an easy waveform.
  • the optical signal disconnection detection circuit 10 is connected to the transimpedance amplifier TIA in parallel with the limiting amplifier LA and detects whether or not the optical signal Pin is input based on an electrical signal from the transimpedance amplifier TIA. It is.
  • the optical signal break detection circuit 10 outputs, as a comparison output signal Cout, a pulse having an amplitude greater than or equal to a reference value out of the electrical signal Tout from the transimpedance amplifier TIA input through the coupling capacitor.
  • the comparator 11 and each of the pulses included in the comparison output signal Cout are charged by a holding capacitor, and the DC voltage obtained by the charging is discharged by a discharge resistor, so that the holding output that changes depending on whether or not the optical signal Pin is input.
  • an analog holding circuit 12 that generates the signal Hout.
  • the optical signal disconnection detection circuit 10 includes a comparator 11, an analog holding circuit 12, and an output buffer 13 as main circuit units.
  • the comparator 11 compares and outputs a pulse having an amplitude equal to or larger than a preset reference value out of the non-inverted signal Tout + and the inverted signal Tout ⁇ from the transimpedance amplifier TIA input via the coupling capacitor C for AC coupling. It has a function of outputting as a signal Cout. Details of the internal configuration of the comparator 11 will be described later with reference to FIG.
  • the optical signal Pin is converted into the photocurrent signal Iin by the photodiode PD, amplified by the transimpedance amplifier TIA, and the obtained electric signal Tout is input to the limiting amplifier LA.
  • the LA is usually composed of a multi-stage amplifier circuit, and in many cases, the front-stage and rear-stage amplifier circuits are connected via an emitter follower circuit for level adjustment. Therefore, the input stage may be an amplifier circuit or an emitter follower circuit. Further, the output terminal of the transimpedance amplifier TIA and the input terminal of the limiting amplifier LA may be AC coupled or DC coupled.
  • the non-inverted signal Tout + and the inverted signal Tout ⁇ from the transimpedance amplifier TIA are also connected to the comparator 11 by AC coupling via the coupling capacitor C.
  • the capacity of the coupling capacitor C may be optimized according to the bit rate of the received signal. For example, if the bit rate is 10 Gbps, approximately 1 pF or less is desirable.
  • the analog holding circuit 12 charges each pulse included in the comparison output signal Cout output from the comparator 11 with the holding capacitor Ch, and discharges the analog DC voltage obtained by the charging with the discharge resistor Rh. It has a function of generating a holding output signal Hout that changes depending on whether or not the optical signal Pin is input from the DC voltage.
  • the output buffer 13 indicates whether or not the optical signal Pin is input by shaping the holding output signal Hout formed of the analog DC voltage generated by the analog holding circuit 12 into a digital logic signal used in a general logic gate. It has a function of outputting a signal interruption detection signal LOS.
  • the comparison output signal Cout output from the comparator 11 is input to the analog holding circuit 12 and charged / discharged, and the obtained holding output signal Hout composed of an analog DC voltage is composed of a digital logic signal via the output buffer 13. It is output as a signal loss detection signal LOS.
  • the holding output signal Hout of the analog holding circuit 12 is, in principle, top-held when receiving the optical signal Pin, and at a low level when the signal is cut, so that the signal break detection signal LOS also has a logic corresponding thereto. .
  • the logic configuration is such that the signal break detection signal LOS is at the high level when the holding output signal Hout is at the low level. do it.
  • the analog holding circuit 12 includes a diode Dh that rectifies each pulse included in the comparison output signal Cout output from the comparator 11, and these pulses rectified by the diode Dh. And a discharge resistor Rh for discharging a DC voltage obtained by charging.
  • the anode terminal is connected to the output terminal of the comparator 11, and the cathode terminal is connected to one end of the holding capacitor Ch.
  • the other end of the holding capacitor Ch is connected to the ground potential.
  • the comparator 11 includes a bias circuit 11A, a first stage amplifier circuit (front side amplifier circuit) 11B, a first stage emitter follower circuit 11C, a next stage amplifier circuit (rear side amplifier circuit) 11D, and a next stage emitter follower circuit 11E. These circuit portions are respectively integrated on the semiconductor chip.
  • these circuit portions are configured by bipolar transistors will be described as an example, but some or all of these may be configured by MOSFETs.
  • the bias circuit 11A is composed of a resistance dividing circuit including resistance elements R1 and R3 pulled up to the power supply potential Vcc and resistance elements R2 and R4 pulled down to the ground potential GND, and is input via the coupling capacitor C. Further, it has a function of applying a DC bias corresponding to the resistance ratio of R1 and R3 and the resistance ratio of R2 and R4 to the electric signals Tout + and Tout ⁇ from the transimpedance amplifier TIA. Actually, since these resistance ratios are equal, equal DC bias is applied to the input electric signals Tout + and Tout ⁇ .
  • the first stage amplifier circuit 11B includes transistors Q1 and Q2 forming a differential pair, a resistance element R5 connected between the collector terminal of Q1 and Vcc, and a resistance element connected between the collector terminal of Q2 and Vcc.
  • a differential composed of R6, resistance elements R7 and R8 connected in series between the emitter terminals of Q1 and Q2, and a constant current source I1 connected between the connection point of the resistance elements R7 and R8 and GND.
  • the amplifier circuit has a function of differentially amplifying electrical signals Tout + and Tout ⁇ input to the base terminals of the transistors Q1 and Q2.
  • R5 and R6 correspond to the load resistance of the differential amplifier circuit, and different resistance values according to the reference value are set in advance. For this reason, the DC voltage difference corresponding to the offset voltage is applied to the differential outputs respectively output from the collector terminals of Q1 and Q2.
  • the first-stage emitter follower circuit 11C includes transistors Q3 and Q4 whose collector terminals are connected to the power supply potential Vcc, and constant current sources I2 and I3 connected between the emitter terminals of these Q3 and Q4 and GND, respectively.
  • the output signals of the first stage amplifier circuit 11B input to the base terminals of Q3 and Q4 are output with low impedance.
  • the next-stage amplifier circuit 11D includes transistors Q5 and Q6 forming a differential pair, a resistance element R9 connected between the collector terminal of Q5 and Vcc, and a resistor connected between the collector terminal of Q6 and Vcc. It comprises a differential amplifier circuit composed of the element R10 and a constant current source I4 connected between the connection point of the emitter terminals of Q5 and Q6 and GND, and is input to the base terminals of the transistors Q5 and Q6. It has a function of differentially amplifying the first stage output signal Fout of the first stage emitter follower circuit 11C.
  • the next-stage emitter follower circuit 11E includes transistors Q7 and Q8 whose collector terminals are connected to the power supply potential Vcc, and constant current sources I5 and I6 connected between the emitter terminals of these Q7 and Q8 and GND, respectively.
  • the differential output of the next-stage amplifier circuit 11D input to the base terminals of Q7 and Q8, respectively, has a function of outputting the comparison output signal Cout with low impedance.
  • 10 G-EPON is assumed as a system to which the optical receiver 100 including the optical signal break detection circuit 10 is applied, and an input burst signal has an amplitude (difference of about 10 mV with a bit rate of 10 Gbps). And has an amplitude of about 20 mV). The amplitude of 10 mV corresponds to the output amplitude at the minimum reception sensitivity (about ⁇ 30 dBm) in a general TIA.
  • the burst signal includes, for example, 128 bits, that is, a continuous same sign section of about 13 nsec, and the response time for the detection of the head of the burst signal is 100 ns or less.
  • the capacitance value of the holding capacitor Ch of the analog holding circuit 12 was set to 1 pF, and the resistance value of the discharge resistor Rh was set to 25 k ⁇ .
  • the power supply potential Vcc is 3.3V, and the ground potential GND is 0V.
  • the burst signal input from the transimpedance amplifier TIA becomes a differential waveform via the coupling capacitor C, is input to the comparator 11, and is differentially amplified by the first stage amplifier circuit 11B shown in FIG.
  • different resistance values corresponding to the reference values are set in advance as the resistance values of the resistance elements R5 and R6. Therefore, the DC bias of the inverted signal Fout ⁇ and the DC voltage of the non-inverted signal Fout + of the first stage output signal Fout are set. An offset voltage corresponding to the reference value is applied between the bias.
  • the first stage output signal Fout is input to the next stage amplifier circuit 11D via the first stage emitter follower circuit 11C and differentially amplified. For this reason, among the pulses included in the inverted signal Fout ⁇ and the non-inverted signal Fout +, pulses having an amplitude less than the offset voltage do not cross each other and are not output from the next stage amplifier circuit 11D. Therefore, in the next-stage amplifier circuit 11D, pulses having an amplitude less than the offset voltage are removed, and only pulses having an amplitude greater than or equal to the reference value are output as the comparison output signal Cout via the next-stage emitter follower circuit 11E.
  • the comparison output signal Cout is input to the analog holding circuit 12 and, of the pulses included in the comparison output signal Cout, only the signal interval higher than the DC voltage of the holding capacitor Ch by the diode junction voltage is the diode Dh. Extracted and charged to the holding capacitor Ch.
  • the DC voltage of the holding capacitor Ch that is, the holding output signal Hout is charged by a pulse having an amplitude greater than or equal to the reference value of the burst signal of the optical signal Pin, and the voltage value rises.
  • the voltage is lowered due to discharge by the discharge resistor Rh. Note that the reason why the holding output signal Hout does not drop to the ground potential GND in the signal interruption period without the burst signal is that a DC bias is applied to the comparison output signal Cout.
  • the time constants of the holding capacitor Ch and the discharge resistor Rh are the response speed for detecting the head of the burst signal, and the same sign continuity tolerance that does not erroneously determine that the same sign continuous section included in the burst signal is broken. It is decided by the balance of
  • the hold output signal Hout indicates the presence of the burst signal from the low level where there is no burst signal in a required time of 100 ns or less defined as the response time by the pulse included in the burst signal.
  • the battery is charged to a high level.
  • the hold output signal Hout is discharged by this pulse interruption, the high level indicating the presence of the burst signal for about 13 nsec, which is the maximum same sign continuous section, that is, It is held above the threshold value Hth.
  • the signal loss detection signal LOS indicating the detection of the optical signal Pin can be output within a predetermined response time, and the same sign continuous section is included in the burst signal. Even in this case, the signal loss detection signal LOS indicating the detection of the optical signal Pin can be held and output without erroneously outputting the signal loss detection signal LOS indicating the signal loss.
  • the signal loss detection signal LOS is output with a response time of about 10 ns.
  • the signal cut detection signal LOS indicating the signal cut of the optical signal Pin may be output after the maximum same sign continuous section has elapsed from the end of the burst signal. it can.
  • the optical signal break detection circuit 10 a pulse having an amplitude greater than or equal to the reference value among the electrical signals from the transimpedance amplifier TIA input via the coupling capacitor by the comparator 11 is obtained.
  • the comparison output signal Cout is output, and the analog holding circuit 12 charges each pulse included in the comparison output signal Cout with a holding capacitor, and discharges the DC voltage obtained by the charging with a discharge resistor, thereby Since the holding output signal Hout that changes according to the presence or absence of input is generated, it operates autonomously without the need for an external control signal such as a reset signal, and accurately detects the presence or absence of an optical signal input. can do.
  • the comparison output signal from the comparator is latched to generate the signal interruption detection signal, if there is noise input at the time of the optical signal Pin signal interruption, it is erroneously detected by this noise input.
  • a signal break detection signal indicating the presence of an optical signal is output.
  • the analog holding circuit 12 detects whether or not an optical signal is input by charging a pulse included in the burst signal. Therefore, even when there is noise input when the optical signal Pin is disconnected, A malfunction due to this can be avoided, and a stable optical signal detection operation can be realized.
  • a diode Dh that rectifies each pulse included in the comparison output signal Cout, a holding capacitor Ch that charges these rectified pulses, and a discharge resistor Rh that discharges a DC voltage obtained by charging. Since the analog holding circuit 12 is configured from the above, it is possible to generate a holding output signal that changes depending on whether or not an optical signal is input with a very small circuit scale.
  • the response speed for detecting the head of the burst signal and the same code continuous section included in the burst signal are erroneously determined as signal loss. This can be determined in consideration of the continuous resistance of the same code, and sufficient noise resistance can be obtained while ensuring high-speed response.
  • the comparator 11 is provided with two differential amplifier circuits 11B and 11D connected in series, and the first-stage amplifier circuit 11B located on the front side of these differential amplifier circuits has the inverted signal Fout ⁇ and The two load resistors R5 and R6 corresponding to the non-inverted signal Fout +, respectively, and the load resistors R5 and R6 having different resistance values according to the reference value are used to differentiate the inverted and non-inverted signals.
  • an offset voltage corresponding to the reference value is applied between the DC bias of the inverted signal and the DC bias of the non-inverted signal and output, and the signal is positioned after the previous differential amplifier circuit.
  • the side differential amplifier circuit differentially amplifies the inverted signal Fout ⁇ and the non-inverted signal Fout + output from the front side differential amplifier circuit, the optical signal Pin No. Even when there is noise input during disconnection, the amplitude of the pulse less than the reference value may be removed.
  • the comparison output signal Cout from the comparator 11 is charged by the holding capacitor Ch via the diode Dh, and is charged by the discharge resistor Rh connected in parallel to the holding capacitor Ch.
  • the discharge resistor Rh connected in parallel to the holding capacitor Ch.
  • the base terminal of the transistor Qh is connected to the collector terminal and the comparison output signal Cout of the comparator 11, and the emitter terminal is connected to one end of the holding capacitor Ch. It is connected. The other end of the holding capacitor Ch is connected to the ground potential.
  • a discharge resistor Rh is connected in parallel between the base terminal and the emitter terminal of the transistor Qh.
  • a signal loss detection signal LOS indicating that is autonomously output.
  • the analog holding circuit 12 is obtained by charging a diode-connected transistor that rectifies each pulse included in the comparison output signal, a holding capacitor that charges these rectified pulses, and charging. Since the high-level digital logic signal can be output as the holding output signal Hout, the output buffer 13 can detect the signal breakage of the holding output signal Hout consisting of the digital logic signal. The level can be easily converted to the signal LOS. Further, by using the transistor as a diode by diode connection, the process of separately creating the diode can be omitted.
  • the diode-connected transistor Qh is used.
  • a diode Dh similar to that of the first embodiment may be used instead of the transistor Qh.
  • the response speed for detecting the head of the burst signal input as the electric signals Tout + and Tout ⁇ and the same sign continuous section included in the burst signal are determined. It is determined in consideration of the signal interruption and the same sign continuity tolerance that is not erroneously determined.
  • the comparator 11 includes a plurality of differential amplifier circuits connected in series, and is a differential amplifier circuit located at the tail of these differential amplifier circuits. At least one of the two corresponding load resistors is a variable resistor Rs. Further, an intermediate buffer 14 that further generates a comparison output signal Cout from the differential signal output from the comparator 11 and outputs the comparison output signal Cout to the analog holding circuit 12 is further provided.
  • the converter 10 Compared with the comparator according to the first embodiment described above with reference to FIG. 2, the converter 10 according to the present embodiment includes a next-stage amplifier circuit (last amplifier circuit) 11 ⁇ / b> D as illustrated in FIG. 6.
  • a variable resistor Rs for sensitivity adjustment is connected in parallel to R9 which is a load resistor corresponding to Fout + among the resistor elements R9 and R10 which are load resistors. That is, one end of the variable resistor Rs is connected to the collector terminal of the transistor Q5, and the other end is connected to the power supply potential Vcc.
  • the intermediate buffer 14 includes FETs M1 and M2 forming a differential pair and FETs M3 and M4 forming a differential pair.
  • M1 and M2 constitute a current mirror circuit
  • the gate terminal of M1 is connected to the source terminal and the gate terminal of M2
  • the drain terminal of M1 and the drain terminal of M2 are connected to the power supply potential Vcc.
  • M1 and M2 constitute a differential amplifier circuit.
  • the drain terminal of M3 is connected to the source terminal of M1
  • the drain terminal of M4 is connected to the source terminal of M2, and the connection point between M3 and M4 and GND Is connected to a constant current source I7.
  • the intermediate buffer 14 differentially amplifies the comparison output signal Cout input to the gate terminals of M3 and M4, and the non-inverted output output from M4 among the obtained differential comparison outputs is used as the holding input signal. It outputs to the analog holding circuit 12 as Hin.
  • the load resistance value of Q5 changes. Therefore, in the comparison output signal Cout from the next-stage differential amplifier circuit 11D, the DC bias of the inverted signal Cout ⁇ changes, and the offset voltage with respect to the DC bias of the non-inverted signal Cout + changes. Therefore, in the intermediate buffer 14, among the pulses included in the inverted signal Cout ⁇ and the non-inverted signal Cout +, with respect to the pulse having an amplitude less than the offset voltage, the signals do not cross each other, and the holding input from the intermediate buffer 14. The signal Hin is not output. Therefore, the magnitude of the DC voltage charged in the holding capacitor Ch of the analog holding circuit 12 changes.
  • the inverted signal Cout ⁇ of the comparison output signal Cout in FIG. 7 is obtained by adjusting the resistance value of the variable resistor Rs, and the DC bias is set to be lower by about 0.2V than that in FIG. ing.
  • the ratio of the pulses of the inverted signal Cout ⁇ and the non-inverted signal Cout + decreases, and the number and amplitude of pulses output as the holding input signal Hin are reduced. Therefore, the holding output signal Hout of the analog holding circuit 12 is generally lower in voltage than the one shown in FIG. 3, and is lower than the threshold value Hth. For this reason, as a result, the detection sensitivity of the burst signal is lowered, and the high-level signal break detection signal LOS indicating the presence of the burst signal is not output.
  • the comparator 11 includes a plurality of differential amplifier circuits 11B and 11D connected in series, and the differential amplifier circuit 11D located at the end of these differential amplifier circuits is inverted.
  • the comparison output signal output from the comparator 11 is output from the comparator 11 by using at least one of the two load resistors R9 and R10 corresponding to the signal Fout ⁇ and the non-inverted signal Fout + as a variable resistor. Since Cout is differentially amplified and output to the analog holding circuit 12, the detection sensitivity for detecting whether or not the optical signal Pin is input can be adjusted by adjusting the value of the variable resistor. As a result, by changing the resistance value of the variable resistor in accordance with fluctuations in temperature and power supply potential, a stable optical signal detection operation can be realized even when fluctuations in temperature and power supply potential occur.
  • variable resistor Rs is provided in the last differential amplifier circuit 11D among the differential amplifier circuits of the comparator 11
  • the present invention is not limited to this.
  • the variable amplifier Rs may be provided in at least one of the load resistors R5 and R6 in the first stage amplifier circuit 11B located in front of the tail.
  • the intermediate buffer 14 can be omitted.
  • the amplification factor of the first stage amplifier circuit 11B is set low, and the next stage amplifier circuit 11D. Is set high. Accordingly, since the load resistance of the next stage amplifier circuit 11D also has a large resistance value, the value of the load resistance can be changed greatly, and the sensitivity adjustment range can be increased by connecting the variable resistor Rs to the next stage amplifier circuit 11D. Can be taken widely.
  • variable resistor Rs is connected in parallel to the load resistor.
  • present invention is not limited to this, and any load resistor circuit capable of changing the resistance value can be used. Any circuit may be used.
  • the output buffer 13 a case where a buffer having hysteresis characteristics is used as the output buffer 13 will be described as an example.
  • the holding output signal Hout of the analog holding circuit 12 rises and falls slowly, and the voltage level fluctuates in the same symbol continuous section included in the burst signal. Since such characteristics are caused by the CR time constant of the analog holding circuit 12, for example, the capacitance of the holding capacitor Ch and the value of the discharge resistance Rh are increased in order to suppress the level fluctuation in the same sign continuous section. Then, the rise and fall will become increasingly slower.
  • a logic circuit having hysteresis characteristics such as a Schmitt trigger inverter, is used as the analog holding circuit 12.
  • an inverter or an output buffer may be further connected to the Schmitt trigger inverter output in order to adjust the level of the signal interruption detection signal LOS or buffering.
  • a hysteresis comparator may be connected instead of the Schmitt trigger inverter.
  • the case where the electric signal Tout from the transimpedance amplifier TIA is input to the comparator 11 of the optical signal disconnection detection circuit 10 has been described as an example.
  • the electric signal Pout (Pout +, Pout ⁇ ) output from the first stage amplifier circuit PA constituting the limiting amplifier LA is input to the comparator 11.
  • the first stage amplifier circuit PA of the limiting amplifier LA is composed of an emitter follower circuit or a differential amplifier circuit having a low output impedance, and an electric signal Tout from the input transimpedance amplifier TIA is provided in the limiting amplifier LA. It has a function of outputting to the subsequent amplifier circuit.
  • the electric signal Tout from the transimpedance amplifier TIA is input to the limiting amplifier LA without being branched to the optical signal break detection circuit 10. Then, the electrical signal Pout output at a low impedance from the first stage amplifier circuit PA of the limiting amplifier LA is branched to the optical signal break detection circuit 10.
  • the electric signal Pout output at a low impedance from the first stage amplifier circuit PA provided in the limiting amplifier LA is branched, Since the signal is input to the optical signal disconnection detection circuit 10, a decrease in the load impedance of the transimpedance amplifier TIA accompanying the branch of the electric signal Tout can be covered by the first stage amplifier circuit PA. For this reason, the driving load of the transimpedance amplifier TIA can be reduced. Further, impedance conversion by the first stage amplifier circuit PA facilitates impedance matching between the output of the transimpedance amplifier TIA and the input of the limiting amplifier LA.
  • SYMBOLS 100 ... Optical receiver, 10 ... Optical signal break detection circuit, 11 ... Comparator, 12 ... Analog holding circuit, C ... Coupling capacitor, Pin ... Optical signal, Tout ... Electric signal, Hout ... Holding output signal

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Abstract

　コンパレータ(11)で、結合コンデンサを介して入力されたトランスインピーダンスアンプ(TIA)からの電気信号のうち、基準値以上の振幅を持つパルスを比較出力信号(Cout)として出力し、アナログ保持回路(12)で、比較出力信号(Cout)に含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、光信号の入力有無に応じて変化する保持出力信号(Hout)を生成する。これにより、外部からの制御信号を必要とすることなく自律的に動作して、光信号の入力有無を的確に検出することができる。

Description

光信号断検出回路および光受信器
　本発明は、光通信技術に関し、特に光信号の入力有無を的確に検出することができる光信号検出技術に関する。
　高速広帯域光伝送方式としてＦＴＴＨ（Fiber To The Home）システムに採用されているＰＯＮ（Passive Optical Network）方式では、局側で複数ユーザを収容するＯＬＴ（Optical Line Terminal）とユーザ側で光加入者線を終端するＯＮＵ（Optical Network Unit）との間が光ファイバで結ばれ、信号が双方向伝送される。
　このようなＯＬＴの光受信回路において、光入力がない状態において不要なノイズが出力されるのを防ぐノイズマスク機能がない場合は、新たなＯＮＵが接続された際に、アナログフロントエンドの後段に接続されたアクセスコントローラは、受信した光信号がノイズなのか新たに接続されたＯＮＵからの光信号なのかを特定のアルゴリズムにより判別しなければならない。したがって、上位レイヤの複雑化に伴ってコストがアップし、通信制御として効率的ではない。
　一方、ＯＬＴの光受信回路では、トランスインピーダンスアンプ（ＴＩＡ: Trans Impedance Amplifier）から出力される電気信号に基づいて、光信号断検出回路で光信号の入力有無を判定し、光信号がない状態において不要なノイズが光受信器から出力されるのを防ぐ技術が提案されている（例えば、特許文献１など参照）。
　図１０に示すように、この光受信器２００において、フォトダイオードＰＤで受光された光信号Ｐｉｎは光電流信号Ｉｉｎに光電変換されて、プリアンプであるトランスインピーダンスアンプＴＩＡによって増幅される。このトランスインピーダンスアンプＴＩＡの電気信号Ｔｏｕｔは、ポストアンプであるリミッティングアンプＬＡに入力され、異なる強度の光信号Ｐｉｎが一定振幅の電気信号となるように増幅され、受信出力Ｒｏｕｔとして出力される。リミッティングアンプＬＡの後段には、通常、ＣＤＲ（Clock Data Recovery）などの波形整形回路やタイミング調整回路が接続され、データ信号からクロック信号が抽出されデジタル信号として扱いやすい波形に整形される。
　一方、トランスインピーダンスアンプＴＩＡの後段には、リミッティングアンプＬＡと並列的に、光信号Ｐｉｎの受信を判定する光信号断検出回路（ＬＯＳ：Loss Of Signal）２０が設けられている。この光信号断検出回路２０により、充分な信号強度の光信号Ｐｉｎを受信しているか否かを示す信号断検出信号ＬＯＳを生成することで、通信の異常検出や、無信号時にリミッティングアンプＬＡからノイズの出力を遮断するためのスケルチ（Squelch）回路制御を行う。
　この光信号断検出回路２０では、光信号Ｐｉｎを受信した場合のみコンパレータ２１が比較出力信号Ｃｏｕｔを出力し、この比較出力信号ＣｏｕｔをＳＲラッチ２２で保持して、ＤＣ信号からなる信号断検出信号ＬＯＳに変換する。ＳＲラッチ２２における信号断検出信号ＬＯＳの保持解除はリセット信号ＲＥＳＥＴで行う。例えばＰＯＮシステムに代表されるバースト通信では、ＰＯＮ制御ＩＣがバーストパケットの受信終了時にリセット信号ＲＥＳＥＴを出力することができる。
　したがって、この信号断検出信号ＬＯＳをリミッティングアンプＬＡの出力制御信号として、例えばスケルチの制御に用いて、リセットを受信して次のバースト信号を受信するまでスケルチを閉じることにより、リミッティングアンプＬＡからノイズが出力されることを防ぐことができる。また、バースト信号を受信した場合には、スケルチを開くことにより、通常の受信状態とすることができる。
　図１１に示すコンパレータ２１は、バイアス回路２１Ａ、初段増幅回路２１Ｂ、初段エミッタフォロア回路２１Ｃ、次段増幅回路２１Ｄから構成されている。
　トランスインピーダンスアンプＴＩＡから入力される電気信号Ｔｏｕｔの非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－は、それぞれの結合コンデンサＣを介してバイアス回路２１ＡへＡＣ結合されている。この結合コンデンサＣは微分回路であるから、非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－の微分波形が初段増幅回路２１Ｂの差動トランジスタ対Ｑ１，Ｑ２に入力される。
　ここで、差動トランジスタ対Ｑ１，Ｑ２の負荷抵抗Ｒ５，Ｒ６の値を互いに異なる値にすれば、初段増幅回路２１Ｂの出力はそのＤＣレベルにオフセット電圧を有することになる。
　したがって、充分な振幅の非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－が入力されないと初段増幅回路２１Ｂの出力振幅が足りず、差動信号を形成しないため、すなわちトランジスタＱ１からの非反転出力とトランジスタＱ２からの反転出力が交差しないため、初段エミッタフォロア回路２１Ｃを介して接続されている次段増幅回路２１Ｄから比較出力信号Ｃｏｕｔは出力されず、Ｌｏｗレベルのままである。
　一方、入力された非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－の振幅が十分大きい場合は、トランジスタＱ１からの非反転出力とトランジスタＱ２からの反転出力が交差するため、比較出力信号Ｃｏｕｔとして、その交差部分に応じたＨｉｇｈレベルとＬｏｗレベルが交互に現れることになる。
　この比較出力信号ＣｏｕｔはＳＲラッチ２２で保持されるため、例えば光信号Ｐｉｎの受信とともに、比較出力信号ＣｏｕｔとしてＨｉｇｈレベルが出力され続ける。したがって、この回路の特徴は、ひとたび比較出力信号ＣｏｕｔとしてＨｉｇｈレベルが出力されればそのレベルが保持されるので、信号受信に即座に応答する高速な光信号断検出回路２０を実現できることである。
特開２００９－０４４２２８号公報
　しかしながら、このような従来技術では、外部からの制御信号を必要とすることなく自律的に動作して、光信号の入力有無を的確に検出することができないという問題点があった。
　すなわち、前述した従来の光信号断検出回路２０では、コンパレータ２１の比較出力信号ＣｏｕｔをＳＲラッチ２２で保持する構成となっているため、光信号Ｐｉｎの信号断状態から信号受信状態への変化については俊敏に検出して表示することができるものの、光信号の受信状態から信号断状態への変化を検出できない。また、外部からの制御信号としてＳＲラッチ２２をリセットするリセット信号ＲＥＳＥＴが必須であることから、自律的な動作はできない。
　さらに、ＳＲラッチ２２を用いる場合は、コンパレータ２１の比較出力信号Ｃｏｕｔの論理レベルとリセット信号ＲＥＳＥＴの論理レベルとの関係によっては不定論理を生じる危険がある。この問題についてはＳＲラッチ２２の代わりにＪＫフリップフロップ回路を用いれば解決できるが、別途、クロック信号が必要となる。
　また、ＳＲラッチ２２は、コンパレータ２１が比較出力信号Ｃｏｕｔとして１パルスでもＨｉｇｈレベルを出力すれば、信号断検出信号ＬＯＳとしてＨｉｇｈレベルを出力し続けてしまうため、光信号Ｐｉｎの信号断時に大きなノイズ入力があると誤動作を起こす危険があった。
　したがって、このような従来技術を光受信器に用いた場合には、光信号がない状態において不要なノイズが出力されるのを防ぐノイズマスク機能を適切に駆動することができないという問題点があった。
　本発明はこのような課題を解決するためのものであり、外部からの制御信号を必要とすることなく自律的に動作して、光信号の入力有無を的確に検出することができる光信号検出技術を提供することを目的としている。
　このような目的を達成するために、本発明にかかる光信号断検出回路は、パルス列からなる光信号を光電変換して得られた電気信号に基づいて、光信号の入力有無を検出する光信号断検出回路であって、結合コンデンサを介して入力された電気信号のうち、基準値以上の振幅を持つパルスを比較出力信号として出力するコンパレータと、比較出力信号に含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、光信号の入力有無に応じて変化する保持出力信号を生成するアナログ保持回路とを備えている。
　また、本発明にかかる光受信器は、パルス列からなる光信号を光電流信号に光電変換して出力する光電変換素子と、光電流信号を増幅して反転信号と非反転信号とからなる電気信号を出力するトランスインピーダンスアンプと、電気信号に含まれるパルス列の各パルスを一定振幅に増幅して出力するリミッティングアンプと、電気信号に基づいて光信号の入力有無を検出する、前述したいずれか１つの光信号断検出回路とを備えている。
　本発明によれば、リセット信号など、光信号断検出回路の外部からの制御信号を必要とすることなく自律的に動作して、光信号の入力有無を的確に検出することができる。したがって、外部からの制御信号の入力を必要としないため、このような制御信号を出力する機能を持たない光受信器にも容易に適用でき、高い汎用性が得られる。また、光受信器から、このような制御信号を出力する回路部を削除することができ、低コスト化を実現できる。また、アナログ保持回路でバースト信号に含まれるパルスを充電することにより、光信号の入力有無を検出しているため、光信号の信号断時にノイズ入力があった場合でも、これによる誤動作を回避でき、安定した光信号検出動作を実現できる。
図１は、第１の実施の形態にかかる光受信器および光信号断検出回路の構成を示すブロック図である。 図２は、第１の実施の形態にかかるコンパレータの構成例を示す回路図である。 図３は、第１の実施の形態にかかる光信号断検出回路の動作を示す信号波形図である。 図４は、第２の実施の形態にかかる光受信器および光信号断検出回路の構成を示すブロック図である。 図５は、第３の実施の形態にかかる光受信器および光信号断検出回路の構成を示すブロック図である。 図６は、第３の実施の形態にかかるコンパレータの構成を示す回路図である。 図７は、第３の実施の形態にかかる光信号断検出回路の動作を示す信号波形図である。 図８は、第４の実施の形態にかかる光受信器および光信号断検出回路の構成を示すブロック図である。 図９は、第５の実施の形態にかかる光受信器および光信号断検出回路の構成を示すブロック図である。 図１０は、従来の光受信器および光信号断検出回路の構成を示すブロック図である。 図１１は、従来の光信号断検出回路で用いられるコンパレータの構成を示す回路図である。
　次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
　まず、図１を参照して、本発明の第１の実施の形態にかかる光受信器および光信号断検出回路について説明する。
　この光受信器１００は、光ファイバを介して受信した光信号を電気信号に変換して出力する通信装置であり、例えばＦＴＴＨシステムに採用されているＰＯＮ方式において、局側で複数ユーザを収容するＯＬＴで用いられる。
　光受信器１００には、主な回路構成として、フォトダイオードＰＤ、トランスインピーダンスアンプＴＩＡ、リミッティングアンプＬＡ、および光信号断検出回路１０が設けられている。
　光ファイバを介して到達した光信号Ｐｉｎは、フォトダイオードＰＤで受信されて光電流信号Ｉｉｎに変換され、プリアンプであるトランスインピーダンスアンプＴＩＡによって増幅される。このトランスインピーダンスアンプＴＩＡの電気信号Ｔｏｕｔは、ポストアンプであるリミッティングアンプＬＡに入力され、異なる強度の光信号Ｐｉｎが一定振幅の電気信号となるように増幅され、受信出力Ｒｏｕｔとして出力される。なお、図１では省略してあるが、リミッティングアンプＬＡの後段には、通常、ＣＤＲなどの波形整形回路やタイミング調整回路が設けられており、データ信号からクロック信号が抽出されデジタル信号として扱いやすい波形に整形される。
　光信号断検出回路１０は、トランスインピーダンスアンプＴＩＡに対して、リミッティングアンプＬＡと並行に接続されて、トランスインピーダンスアンプＴＩＡからの電気信号に基づいて、光信号Ｐｉｎの入力有無を検出する回路部である。
　本実施の形態にかかる光信号断検出回路１０は、結合コンデンサを介して入力されたトランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔのうち、基準値以上の振幅を持つパルスを比較出力信号Ｃｏｕｔとして出力するコンパレータ１１と、比較出力信号Ｃｏｕｔに含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、光信号Ｐｉｎの入力有無に応じて変化する保持出力信号Ｈｏｕｔを生成するアナログ保持回路１２とを備えている。
　次に、図１を参照して、本実施の形態にかかる光信号断検出回路の構成について詳細に説明する。
　光信号断検出回路１０には、主な回路部として、コンパレータ１１、アナログ保持回路１２、および出力バッファ１３が設けられている。
　コンパレータ１１は、ＡＣ結合用の結合コンデンサＣを介して入力されたトランスインピーダンスアンプＴＩＡからの非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－のうち、予め設定された基準値以上の振幅を持つパルスを比較出力信号Ｃｏｕｔとして出力する機能を有している。なお、コンパレータ１１の内部構成の詳細については、図２を参照して後述する。
　前述したように、光信号Ｐｉｎは、フォトダイオードＰＤにより光電流信号Ｉｉｎに変換されて、トランスインピーダンスアンプＴＩＡで増幅され、得られた電気信号ＴｏｕｔはリミッティングアンプＬＡに入力される。
　ＬＡは、通常、多段の増幅回路で構成されており、レベル調整のため、エミッタフォロア回路を介して前段と後段の増幅回路が接続されることが多い。したがって、入力段は増幅回路であったり、エミッタフォロア回路であったりする。また、トランスインピーダンスアンプＴＩＡの出力端子とリミッティングアンプＬＡの入力端子は、ＡＣ結合である場合もあればＤＣ結合である場合もある。
　一方、トランスインピーダンスアンプＴＩＡからの非反転信号Ｔｏｕｔ＋および反転信号Ｔｏｕｔ－は、結合コンデンサＣを介してＡＣ結合によりコンパレータ１１にも接続されている。
　結合コンデンサＣの容量は、受信信号のビットレートに応じて最適化すればよい。例えばビットレートが１０Ｇｂｐｓであれば、概ね１ｐＦ以下が望ましい。
　アナログ保持回路１２は、コンパレータ１１から出力された比較出力信号Ｃｏｕｔに含まれる各パルスを保持コンデンサＣｈで充電するとともに、充電により得られたアナログの直流電圧を放電抵抗Ｒｈで放電することにより、この直流電圧から光信号Ｐｉｎの入力有無に応じて変化する保持出力信号Ｈｏｕｔを生成する機能を有している。
　出力バッファ１３は、アナログ保持回路１２で生成されたアナログの直流電圧からなる保持出力信号Ｈｏｕｔを、一般的な論理ゲートで用いられるデジタル論理信号へ整形することにより、光信号Ｐｉｎの入力有無を示す信号断検出信号ＬＯＳを出力する機能を有している。
　コンパレータ１１から出力された比較出力信号Ｃｏｕｔは、アナログ保持回路１２に入力されて充放電され、得られたアナログの直流電圧からなる保持出力信号Ｈｏｕｔが、出力バッファ１３を介してデジタル論理信号からなる信号断検出信号ＬＯＳとして出力される。
　アナログ保持回路１２の保持出力信号Ｈｏｕｔは、原理的には、光信号Ｐｉｎの受信時にトップホールドされるとともに、信号断時にはＬｏｗレベルとなるため、信号断検出信号ＬＯＳもこれに応じた論理となる。この際、例えば、信号断検出信号ＬＯＳにおいて信号断表示をＨｉｇｈレベルで表示する場合には、保持出力信号ＨｏｕｔがＬｏｗレベルであるとき、信号断検出信号ＬＯＳがＨｉｇｈレベルとなるような論理構成にすればよい。
　本実施の形態において、アナログ保持回路１２は、図１に示すように、コンパレータ１１から出力された比較出力信号Ｃｏｕｔに含まれる各パルスを整流するダイオードＤｈと、このダイオードＤｈで整流されたこれらパルスを充電する保持コンデンサＣｈと、充電により得られた直流電圧を放電する放電抵抗Ｒｈとから構成されている。
　具体的には、ダイオードＤｈのうち、アノード端子がコンパレータ１１の出力端子に接続され、カソード端子が保持コンデンサＣｈの一端に接続されている。また、保持コンデンサＣｈの他端が接地電位に接続されている。
　これにより、コンパレータ１１から出力された比較出力信号Ｃｏｕｔに含まれる各パルスのうち、保持コンデンサＣｈの直流電圧よりダイオード接合電圧分だけ高いパルスのみがダイオードＤｈで抽出されて、保持コンデンサＣｈに充電される。
　また、保持コンデンサＣｈに対して放電抵抗Ｒｈが並列接続されており、保持コンデンサＣｈに充電された直流電圧が放電抵抗Ｒｈを介して自然放電される。これにより、光信号Ｐｉｎが信号断状態となった場合には、直流電圧が放電されるため、光信号Ｐｉｎの信号断を示す信号断検出信号ＬＯＳが自律的に出力される。これら保持コンデンサＣｈと放電抵抗Ｒｈで決まる時定数については、電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－として入力されるバースト信号の先頭を検出するための応答速度と、バースト信号内に含まれる同符号連続区間を信号断と誤判定しない同符号連続耐性との兼ね合いで決定される。
［コンパレータ］
　次に、図２を参照して、本実施の形態にかかる光信号断検出回路１０で用いられるコンパレータ１１の内部構成について詳細に説明する。
　このコンパレータ１１には、バイアス回路１１Ａ、初段増幅回路（前側増幅回路）１１Ｂ、初段エミッタフォロア回路１１Ｃ、次段増幅回路（後側増幅回路）１１Ｄ、および次段エミッタフォロア回路１１Ｅが設けられており、これら回路部が半導体チップ上にそれぞれ集積化されている。ここでは、これら回路部をバイポーラトランジスタで構成した場合を例として説明するが、これらの一部あるいはすべてをＭＯＳＦＥＴで構成してもよい。
　バイアス回路１１Ａは、電源電位Ｖｃｃにプルアップされた抵抗素子Ｒ１，Ｒ３と接地電位ＧＮＤにプルダウンされた抵抗素子Ｒ２，Ｒ４とから構成された抵抗分割回路からなり、結合コンデンサＣを介して入力された、トランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－に対して、Ｒ１，Ｒ３の抵抗比およびＲ２，Ｒ４の抵抗比に応じた直流バイアスをそれぞれ印加する機能を有している。実際には、これらの抵抗比は等しいため、入力された電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－に対して等しい直流バイアスが印加される。
　初段増幅回路１１Ｂは、差動対をなすトランジスタＱ１，Ｑ２と、Ｑ１のコレクタ端子とＶｃｃとの間に接続された抵抗素子Ｒ５と、Ｑ２のコレクタ端子とＶｃｃとの間に接続された抵抗素子Ｒ６と、Ｑ１，Ｑ２のエミッタ端子間に直列接続された抵抗素子Ｒ７，Ｒ８と、抵抗素子Ｒ７，Ｒ８の接続点とＧＮＤとの間に接続された定電流源Ｉ１とで構成された差動増幅回路からなり、トランジスタＱ１，Ｑ２のベース端子に入力された電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－を差動増幅する機能を有している。
　ここで、Ｒ５，Ｒ６については、差動増幅回路の負荷抵抗に相当し、基準値に応じた互いに異なる抵抗値が予め設定されている。このため、Ｑ１，Ｑ２のコレクタ端子からそれぞれ出力される差動出力には、オフセット電圧分の直流電圧差が印加されることになる。
　初段エミッタフォロア回路１１Ｃは、それぞれのコレクタ端子が電源電位Ｖｃｃに接続されたトランジスタＱ３，Ｑ４とこれらＱ３，Ｑ４のエミッタ端子とＧＮＤとの間にそれぞれ接続された定電流源Ｉ２，Ｉ３とからなり、これらＱ３，Ｑ４のベース端子にそれぞれ入力された初段増幅回路１１Ｂの出力信号をそれぞれ低インピーダンスで出力する機能を有している。
　次段増幅回路１１Ｄは、差動対をなすトランジスタＱ５，Ｑ６と、Ｑ５のコレクタ端子とＶｃｃとの間に接続された抵抗素子Ｒ９と、Ｑ６のコレクタ端子とＶｃｃとの間に接続された抵抗素子Ｒ１０と、Ｑ５，Ｑ６のエミッタ端子の接続点とＧＮＤとの間に接続された定電流源Ｉ４とで構成された差動増幅回路からなり、トランジスタＱ５，Ｑ６のベース端子に入力された、初段エミッタフォロア回路１１Ｃの初段出力信号Ｆｏｕｔを差動増幅する機能を有している。
　この場合、Ｑ５，Ｑ６のベース端子に入力される初段出力信号Ｆｏｕｔの反転出力と非反転出力とに対して、初段増幅回路１１Ｂでオフセット電圧が印加されているため、これら反転出力と非反転出力に含まれるパルスの振幅がオフセット電圧より小さい場合、これら信号は交差しなくなり、結果としてＱ５，Ｑ６のコレクタ端子から出力される次段差動出力が変化しなくなる。このため、コンパレータ１１に入力される電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－に含まれるパルスのうち、Ｒ５，Ｒ６で決定されるオフセット電圧と対応する基準値に満たない振幅のパルスについては除去され、基準値以上の振幅を持つパルスのみが出力されることになる。
　次段エミッタフォロア回路１１Ｅは、それぞれのコレクタ端子が電源電位Ｖｃｃに接続されたトランジスタＱ７，Ｑ８とこれらＱ７，Ｑ８のエミッタ端子とＧＮＤとの間にそれぞれ接続された定電流源Ｉ５，Ｉ６とからなり、これらＱ７，Ｑ８のベース端子にそれぞれ入力された次段増幅回路１１Ｄの差動出力を、比較出力信号Ｃｏｕｔとしてそれぞれ低インピーダンスで出力する機能を有している。
［第１の実施の形態の動作］
　次に、図３を参照して、本実施の形態にかかる光信号断検出回路１０の動作について説明する。
　ここでは、光信号断検出回路１０を含む光受信器１００が適用されるシステムとして、１０Ｇ－ＥＰＯＮを想定しており、入力されるバースト信号は、ビットレートが１０Ｇｂｐｓで、約１０ｍＶの振幅（差動で約２０ｍＶの振幅）を持っている。この１０ｍＶという振幅は、一般的なＴＩＡにおける最小受信感度（－３０ｄＢｍ程度）のときの出力振幅に相当する。また、バースト信号には、例えば１２８ｂｉｔ、すなわち約１３ｎｓｅｃの連続同符号区間が含まれるものとし、バースト信号の先頭検出に対する応答時間は１００ｎｓ以下としている。これにより、アナログ保持回路１２の保持コンデンサＣｈの容量値を１ｐＦとし、放電抵抗Ｒｈの抵抗値を２５ｋΩとした。なお、電源電位Ｖｃｃは３．３Ｖであり、接地電位ＧＮＤは０Ｖである。
　トランスインピーダンスアンプＴＩＡから入力されたバースト信号は、結合コンデンサＣを介して微分波形となってコンパレータ１１に入力され、図２に示した初段増幅回路１１Ｂで差動増幅される。この際、抵抗素子Ｒ５，Ｒ６の抵抗値として、基準値に応じた互いに異なる抵抗値が予め設定されているため、初段出力信号Ｆｏｕｔのうち反転信号Ｆｏｕｔ－の直流バイアスと非反転信号Ｆｏｕｔ＋の直流バイアスとの間には、基準値に相当するオフセット電圧が印加されている。
　初段出力信号Ｆｏｕｔは、初段エミッタフォロア回路１１Ｃを介して次段増幅回路１１Ｄへ入力されて差動増幅される。このため、反転信号Ｆｏｕｔ－および非反転信号Ｆｏｕｔ＋に含まれるパルスのうち、オフセット電圧に満たない振幅のパルスについては、互いの信号が交差しなくなって、次段増幅回路１１Ｄから出力されない。したがって、次段増幅回路１１Ｄでは、オフセット電圧に満たない振幅のパルスが除去され、基準値以上の振幅を持つパルスのみが比較出力信号Ｃｏｕｔとして、次段エミッタフォロア回路１１Ｅを介して出力される。
　続いて、比較出力信号Ｃｏｕｔは、アナログ保持回路１２へ入力されて、比較出力信号Ｃｏｕｔに含まれる各パルスのうち、保持コンデンサＣｈの直流電圧よりダイオード接合電圧分だけ高い信号区間のみがダイオードＤｈで抽出されて、保持コンデンサＣｈに充電される。
　これにより、保持コンデンサＣｈの直流電圧、すなわち保持出力信号Ｈｏｕｔは、光信号Ｐｉｎのバースト信号のうち、基準値以上の振幅を持つパルスにより充電されて電圧値が上昇し、バースト信号のない信号断区間、バースト信号のうちパルス信号のない同符号連続区間、および基準値に満たない振幅のパルス区間については、放電抵抗Ｒｈにより放電されて電圧値が低下する。なお、バースト信号のない信号断区間において、保持出力信号Ｈｏｕｔが接地電位ＧＮＤまで低下しないのは、比較出力信号Ｃｏｕｔに直流バイアスが印加されているからである。
　この際、保持コンデンサＣｈと放電抵抗Ｒｈの時定数は、バースト信号の先頭を検出するための応答速度と、バースト信号内に含まれる同符号連続区間を信号断と誤判定しない同符号連続耐性との兼ね合いで決定されている。
　これにより、バースト信号が入力された際、このバースト信号に含まれるパルスによって、応答時間として規定された１００ｎｓ以下の所要時間で、保持出力信号Ｈｏｕｔがバースト信号のないＬｏｗレベルからバースト信号有りを示すＨｉｇｈレベルまで充電される。また、バースト信号に含まれる同符号連続区間が到来した際、このパルス断により保持出力信号Ｈｏｕｔが放電されても、最大同符号連続区間である約１３ｎｓｅｃだけ、バースト信号有りを示すＨｉｇｈレベル、すなわちしきい値Ｈｔｈ以上に保持される。
　したがって、バースト信号が入力された際には、所定の応答時間内に光信号Ｐｉｎの検出を示す信号断検出信号ＬＯＳを出力することができ、バースト信号内に同符号連続区間が含まれている場合でも、誤って信号断を示す信号断検出信号ＬＯＳを出力することもなく、光信号Ｐｉｎの検出を示す信号断検出信号ＬＯＳを保持出力することができる。特に、図３では、１０ｎｓ程度の応答時間で信号断検出信号ＬＯＳが出力されている。
　また、バースト信号が終了して信号断状態となった場合には、その終了時点から最大同符号連続区間が経過した後、光信号Ｐｉｎの信号断を示す信号断検出信号ＬＯＳを出力することができる。
［第１の実施の形態の効果］
　このように、本実施の形態は、光信号断検出回路１０において、コンパレータ１１で、結合コンデンサを介して入力されたトランスインピーダンスアンプＴＩＡからの電気信号のうち、基準値以上の振幅を持つパルスを比較出力信号Ｃｏｕｔとして出力し、アナログ保持回路１２で、比較出力信号Ｃｏｕｔに含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、光信号の入力有無に応じて変化する保持出力信号Ｈｏｕｔを生成するようにしたので、リセット信号などの外部からの制御信号を必要とすることなく自律的に動作して、光信号の入力有無を的確に検出することができる。
　したがって、光信号断検出回路１０の外部から、リセット信号などの制御信号の入力を必要としないため、このような制御信号を出力する機能を持たない光受信器にも容易に適用でき、高い汎用性が得られる。また、光受信器から、このような制御信号を出力する回路部を削除することができ、低コスト化を実現できる。
　また、前述した従来技術では、コンパレータからの比較出力信号をラッチして信号断検出信号を生成しているため、光信号Ｐｉｎの信号断時にノイズ入力があった場合、このノイズ入力により誤検出されて、光信号ありを示す信号断検出信号が出力されてしまうという問題点があった。本実施の形態では、アナログ保持回路１２でバースト信号に含まれるパルスを充電することにより、光信号の入力有無を検出しているため、光信号Ｐｉｎの信号断時にノイズ入力があった場合でも、これによる誤動作を回避でき、安定した光信号検出動作を実現できる。
　また、本実施の形態では、比較出力信号Ｃｏｕｔに含まれる各パルスを整流するダイオードＤｈと、整流されたこれらパルスを充電する保持コンデンサＣｈと、充電により得られた直流電圧を放電する放電抵抗Ｒｈとからアナログ保持回路１２を構成しているため、極めて小さい回路規模で、光信号の入力有無に応じて変化する保持出力信号を生成することができる。この際、ＣｈとＲｈの時定数については、対象となるＦＴＴＨシステムに応じて、バースト信号の先頭を検出するための応答速度と、バースト信号内に含まれる同符号連続区間を信号断と誤判定しない同符号連続耐性との兼ね合いで決定することができ、高速応答性を確保しつつ、十分なノイズ耐性を得ることができる。
　また、本実施の形態では、コンパレータ１１に、直列接続された２つの差動増幅回路１１Ｂ，１１Ｄを設け、これら差動増幅回路のうち前側に位置する初段増幅回路１１Ｂで、反転信号Ｆｏｕｔ－および非反転信号Ｆｏｕｔ＋のそれぞれに対応した２つの負荷抵抗Ｒ５，Ｒ６であって、かつ基準値に応じた互いに異なる抵抗値を有する負荷抵抗Ｒ５，Ｒ６を用いて、これら反転信号および非反転信号を差動増幅することにより、当該反転信号の直流バイアスと当該非反転信号の直流バイアスとの間に基準値に応じたオフセット電圧を印加して出力し、前段差動増幅回路より後側に位置する後側差動増幅回路で、前側差動増幅回路から出力された反転信号Ｆｏｕｔ－と非反転信号Ｆｏｕｔ＋とを差動増幅するようにしたので、光信号Ｐｉｎの信号断時にノイズ入力があった場合でも、基準値に満たない振幅のパルスについては除去することができる。
［第２の実施の形態］
　次に、図４を参照して、本発明の第２の実施の形態にかかる光信号断検出回路１０について説明する。
　第１の実施の形態では、アナログ保持回路１２として、コンパレータ１１からの比較出力信号ＣｏｕｔをダイオードＤｈを介して保持コンデンサＣｈで充電し、保持コンデンサＣｈに並列接続された放電抵抗Ｒｈで、充電により得られた直流電圧を放電する場合について説明した。本実施の形態では、ダイオードＤｈに代えてダイオード接続したトランジスタＱｈを用いるとともに、このトランジスタＱｈに放電抵抗Ｒｈを並列接続する場合を例として説明する。
　本実施の形態にかかるアナログ保持回路１２は、図４に示すように、トランジスタＱｈのうち、ベース端子がコレクタ端子およびコンパレータ１１の比較出力信号Ｃｏｕｔと接続され、エミッタ端子が保持コンデンサＣｈの一端に接続されている。また、保持コンデンサＣｈの他端が接地電位に接続されている。また、放電抵抗ＲｈがトランジスタＱｈのベース端子とエミッタ端子との間に並列接続されている。
　これにより、コンパレータ１１から出力された比較出力信号Ｃｏｕｔに含まれる各パルスのうち、保持コンデンサＣｈの直流電圧よりダイオード接合電圧分だけ高いパルスのみがトランジスタＱｈで抽出されて、保持コンデンサＣｈに充電される。また、各パルスのうち、保持コンデンサＣｈの直流電圧より高いパルスのみが放電抵抗Ｒｈを介して保持コンデンサＣｈに充電される。これにより、保持コンデンサＣｈの直流電圧は、ダイオード接合電圧分の電圧降下がなくなり、電源電位Ｖｃｃでピークホールドされることになる。
　また、光信号Ｐｉｎが信号断状態となった場合には、直流電圧が放電抵抗Ｒｈを介してコンパレータ１１側へ放電されるため、第１の実施の形態と同様に、光信号Ｐｉｎの信号断を示す信号断検出信号ＬＯＳが自律的に出力される。
［第２の実施の形態の効果］
　このように、本実施の形態では、アナログ保持回路１２を、比較出力信号に含まれる各パルスを整流する、ダイオード接続されたトランジスタと、整流されたこれらパルスを充電する保持コンデンサと、充電により得られた直流電圧を放電する放電抵抗とから構成したので、保持出力信号Ｈｏｕｔとしてデジタル論理信号のＨｉｇｈレベルを出力することができ、出力バッファ１３で保持出力信号Ｈｏｕｔをデジタル論理信号からなる信号断検出信号ＬＯＳへ、容易にレベル変換することができる。また、トランジスタをダイオード接続によりダイオードとして使用することにより、ダイオードを別途作成するプロセスを省くことができる。
　なお、本実施の形態では、ダイオード接続したトランジスタＱｈを用いたが、このトランジスタＱｈに代えて、第１の実施の形態と同様のダイオードＤｈを用いてもよい。
　また、保持コンデンサＣｈと放電抵抗Ｒｈで決まる時定数については、電気信号Ｔｏｕｔ＋，Ｔｏｕｔ－として入力されるバースト信号の先頭を検出するための応答速度と、バースト信号内に含まれる同符号連続区間を信号断と誤判定しない同符号連続耐性との兼ね合いで決定される。
［第３の実施の形態］
　次に、図５を参照して、本発明の第３の実施の形態にかかる光信号断検出回路１０について説明する。
　本実施の形態では、コンパレータ１１に、光信号の検出感度を調整するための可変抵抗Ｒｓを設けた場合を例として説明する。
　本実施の形態において、コンパレータ１１は、直列接続された複数の差動増幅回路を含み、これら差動増幅回路のうち最後尾に位置する差動増幅回路で、反転信号および非反転信号のそれぞれに対応した２つの負荷抵抗のうちの少なくともいずれか一方の負荷抵抗を可変抵抗Ｒｓとしている。また、コンパレータ１１から出力された差動信号から比較出力信号Ｃｏｕｔを生成してアナログ保持回路１２へ出力する中間バッファ１４をさらに備えている。
　前述の図２で説明した第１の実施の形態にかかるコンパレータと比較して、本実施の形態にかかるコンバータ１０には、図６に示すように、次段増幅回路（最後尾増幅回路）１１Ｄの負荷抵抗である抵抗素子Ｒ９，Ｒ１０のうち、Ｆｏｕｔ＋に対応する負荷抵抗であるＲ９に、感度調整用の可変抵抗Ｒｓが並列接続されている。すなわち、可変抵抗Ｒｓの一端がトランジスタＱ５のコレクタ端子に接続され、他端が電源電位Ｖｃｃに接続されている。
　一方、中間バッファ１４は、差動対をなすＦＥＴＭ１，Ｍ２と、差動対をなすＦＥＴＭ３，Ｍ４とから構成されている。このうちＭ１，Ｍ２はカレントミラー回路構成しており、Ｍ１のゲート端子がソース端子とＭ２のゲート端子に接続されており、Ｍ１のドレイン端子とＭ２のドレイン端子が電源電位Ｖｃｃに接続されている。また、Ｍ１，Ｍ２は差動増幅回路を構成しており、Ｍ３のドレイン端子がＭ１のソース端子に接続され、Ｍ４のドレイン端子がＭ２のソース端子に接続され、Ｍ３，Ｍ４の接続点とＧＮＤとの間に定電流源Ｉ７が接続されている。これにより、中間バッファ１４は、Ｍ３，Ｍ４のゲート端子に入力された比較出力信号Ｃｏｕｔを差動増幅し、得られた差動比較出力のうちＭ４から出力された非反転出力を、保持入力信号Ｈｉｎとしてアナログ保持回路１２へ出力する。
　図７示すように、この可変抵抗Ｒｓの抵抗値を変化させた場合、Ｑ５の負荷抵抗値が変化する。このため、次段差動増幅回路１１Ｄからの比較出力信号Ｃｏｕｔのうち、反転信号Ｃｏｕｔ－の直流バイアスが変化して、非反転信号Ｃｏｕｔ＋の直流バイアスとの間のオフセット電圧が変化する。
　したがって、中間バッファ１４において、これら反転信号Ｃｏｕｔ－と非反転信号Ｃｏｕｔ＋に含まれるパルスのうち、オフセット電圧に満たない振幅のパルスについては、互いの信号が交差しなくなって、中間バッファ１４から保持入力信号Ｈｉｎとして出力されない。したがって、アナログ保持回路１２の保持コンデンサＣｈに充電される直流電圧の大きさが変化する。
　例えば、図７における比較出力信号Ｃｏｕｔの反転信号Ｃｏｕｔ－は、可変抵抗Ｒｓの抵抗値が調整されたものであり、図３のものと比較して、直流バイアスが０．２Ｖほど低めに設定されている。これにより、図３の場合と比較して、反転信号Ｃｏｕｔ－と非反転信号Ｃｏｕｔ＋のパルスが交差する割合が低下し、保持入力信号Ｈｉｎとして出力されるパルスの数や振幅が低減する。したがって、アナログ保持回路１２の保持出力信号Ｈｏｕｔは、図３のものと比較して全体的に電圧が低下して、しきい値Ｈｔｈより低くなっている。このため、結果として、バースト信号の検出感度が低下して、バースト信号有りを示すＨｉｇｈレベルの信号断検出信号ＬＯＳは出力されていない。
［第３の実施の形態の効果］
　このように、本実施の形態では、コンパレータ１１に、直列接続された複数の差動増幅回路１１Ｂ，１１Ｄを含み、これら差動増幅回路のうち最後尾に位置する差動増幅回路１１Ｄで、反転信号Ｆｏｕｔ－および非反転信号Ｆｏｕｔ＋のそれぞれに対応した２つの負荷抵抗Ｒ９，Ｒ１０のうちの少なくともいずれか一方の負荷抵抗Ｒ９を可変抵抗とし、中間バッファ１４で、コンパレータ１１から出力された比較出力信号Ｃｏｕｔを差動増幅してアナログ保持回路１２へ出力するようにしたので、可変抵抗の値を調整することにより、光信号Ｐｉｎの入力有無を検出する検出感度を調整することができる。これにより、温度や電源電位の変動に応じて可変抵抗の抵抗値を変化させることで、温度や電源電位の変動が発生した場合でも、安定した光信号検出動作を実現できる。
　また、本実施の形態では、コンパレータ１１の差動増幅回路のうち、最後尾の差動増幅回路１１Ｄに可変抵抗Ｒｓを設けた場合を例として説明したが、これに限定されるものではなく、例えば、最後尾より前側に位置する初段増幅回路１１Ｂで、負荷抵抗Ｒ５，Ｒ６のうちの少なくともいずれか一方に可変抵抗Ｒｓを設けてもよい。この際には、次段増幅回路１１Ｄで、初段増幅回路１１Ｂの初段出力信号Ｆｏｕｔが差動増幅されるため、中間バッファ１４を省くことができる。
　なお、コンパレータ１１では、初段増幅回路１１Ｂにおいて、初段出力信号Ｆｏｕｔの反転信号Ｆｏｕｔ－および非反転信号Ｆｏｕｔ＋にオフセット電圧を与えるため、初段増幅回路１１Ｂの増幅率は低く設定し、次段増幅回路１１Ｄの増幅率を高く設定してある。したがって、次段増幅回路１１Ｄの負荷抵抗も大きい抵抗値を有しているため、負荷抵抗の値を大きく変化させることができ、次段増幅回路１１Ｄに可変抵抗Ｒｓを接続したほうが感度調整範囲を広くとることができる。
　また、本実施の形態では、負荷抵抗に対して可変抵抗Ｒｓを並列接続する場合について説明したが、これに限定されるものではなく、抵抗値を変化させることが可能な負荷抵抗回路であればいずれの回路を用いてもよい。
［第４の実施の形態］
　次に、図８を参照して、本発明の第４の実施の形態にかかる光信号断検出回路１０について説明する。
　第４の実施の形態では、出力バッファ１３としてヒステリシス特性を持つバッファを用いる場合を例として説明する。
　アナログ保持回路１２の保持出力信号Ｈｏｕｔにおいて、その立ち上がりおよび立ち下りは緩やかで、バースト信号に含まれる同符合連続区間では、その電圧レベルも変動する。このような特性は、アナログ保持回路１２のＣＲ時定数に起因するものであるから、例えば同符合連続区間のレベル変動を抑制するために、保持コンデンサＣｈの容量や、放電抵抗Ｒｈの値を大きくすると、ますます立ち上がりや立ち下りが遅くなってしまう。
　このような、立ち上がり時間や立ち下り時間の増加、および同符合連続区間での保持レベルの変動は、出力バッファ１３から出力される信号断検出信号ＬＯＳのチャタリングの原因となって好ましくない。
　本実施の形態では、アナログ保持回路１２として、シュミットトリガインバータなど、ヒステリシス特性を具備した論理回路を用いている。もちろん、信号断検出信号ＬＯＳのレベル調整やバッファリングのために、シュミットトリガインバータ出力に対して、さらにインバータや出力バッファを接続してもよい。また、シュミットトリガインバータの代わりに、ヒステリシスコンパレータを接続してもよい。
［第４の実施の形態の効果］
　このように、本実施の形態は、アナログ保持回路１２として、シュミットトリガインバータなど、ヒステリシス特性を具備した論理回路を用いたので、アナログ保持回路１２のＣＲ時定数を大きく設定した場合でも、信号断検出信号ＬＯＳのチャタリング発生を抑制することができる。
［第５の実施の形態］
　次に、図９を参照して、本発明の第５の実施の形態にかかる光受信器および光信号断検出回路について説明する。
　第１の実施の形態では、トランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔを光信号断検出回路１０のコンパレータ１１へ入力する場合を例として説明した。本実施の形態では、リミッティングアンプＬＡを構成する初段増幅回路ＰＡから出力される電気信号Ｐｏｕｔ（Ｐｏｕｔ＋，Ｐｏｕｔ－）をコンパレータ１１へ入力している。
　リミッティングアンプＬＡの初段増幅回路ＰＡは、出力インピーダンスの低い、エミッタフォロア回路または差動増幅回路からなり、入力されたトランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔを、リミッティングアンプＬＡ内に設けられている後段の増幅回路へ出力する機能を有している。
　したがって、トランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔは、光信号断検出回路１０へ分岐されることなくリミッティングアンプＬＡに入力される。そして、リミッティングアンプＬＡの初段増幅回路ＰＡから低インピーダンスで出力された電気信号Ｐｏｕｔが、光信号断検出回路１０へ分岐される。
［第５の実施の形態の効果］
　このように、本実施の形態は、トランスインピーダンスアンプＴＩＡからの電気信号Ｔｏｕｔに代えて、リミッティングアンプＬＡに設けられた初段増幅回路ＰＡから低インピーダンスで出力された電気信号Ｐｏｕｔを分岐して、光信号断検出回路１０へ入力するようにしたので、電気信号Ｔｏｕｔの分岐に伴うトランスインピーダンスアンプＴＩＡの負荷インピーダンスの低下を初段増幅回路ＰＡでカバーすることができる。このため、トランスインピーダンスアンプＴＩＡの駆動負荷を軽減できる。また、初段増幅回路ＰＡによるインピーダンス変換により、トランスインピーダンスアンプＴＩＡの出力とリミッティングアンプＬＡの入力とのインピーダンス整合がとりやすくなる。
［実施の形態の拡張］
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
　１００…光受信器、１０…光信号断検出回路、１１…コンパレータ、１２…アナログ保持回路、Ｃ…結合コンデンサ、Ｐｉｎ…光信号、Ｔｏｕｔ…電気信号、Ｈｏｕｔ…保持出力信号。

Claims (8)

  1. 　パルス列からなる光信号を光電変換して得られた電気信号を、結合コンデンサを介して入力し、基準値以上の振幅を持つパルスを比較出力信号として出力するコンパレータと、
    　前記比較出力信号に含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、前記光信号の入力有無に応じて変化する保持出力信号を生成するアナログ保持回路と
    　を備えることを特徴とする光信号断検出回路。
  2. 　請求項１に記載の光信号断検出回路において、
    　前記アナログ保持回路は、前記比較出力信号に含まれる各パルスを整流するダイオードと、整流されたこれらパルスを充電する保持コンデンサと、充電により得られた直流電圧を放電する放電抵抗とを含むことを特徴とする光信号断検出回路。
  3. 　請求項１に記載の光信号断検出回路において、
    　前記アナログ保持回路は、前記比較出力信号に含まれる各パルスを整流する、ダイオード接続されたトランジスタと、このトランジスタからの出力信号を充電する保持コンデンサと、充電により得られた直流電圧を放電する放電抵抗とを含むことを特徴とする光信号断検出回路。
  4. 　請求項１に記載の光信号断検出回路において、
    　前記電気信号は、反転信号と非反転信号とからなる差動信号からなり、
    　前記コンパレータは、直列接続された複数の差動増幅回路を含み、これら差動増幅回路のうち最後尾に位置する差動増幅回路で、前記反転信号および前記非反転信号のそれぞれに対応した２つの負荷抵抗のうちの少なくともいずれか一方の負荷抵抗を可変抵抗とし、
    　前記コンパレータから出力された差動信号から前記比較出力信号を生成して前記アナログ保持回路へ出力する中間バッファをさらに備える
    　ことを特徴とする光信号断検出回路。
  5. 　請求項１に記載の光信号断検出回路において、
    　前記電気信号は、反転信号と非反転信号とからなる差動信号からなり、
    　前記コンパレータは、直列接続された複数の差動増幅回路を含み、これら差動増幅回路のうち最後尾より前側に位置するいずれか１つの差動増幅回路で、前記反転信号および前記非反転信号のそれぞれに対応した２つの負荷抵抗のうちの少なくともいずれか一方の負荷抵抗を可変抵抗とすることを特徴とする光信号断検出回路。
  6. 　請求項１に記載の光信号断検出回路において、
    　前記アナログ保持回路で得られた前記保持出力信号を、ヒステリシス特性に基づいて整形出力するバッファをさらに備えることを特徴とする光信号断検出回路。
  7. 　請求項１に記載の光信号断検出回路において、
    　前記電気信号は、反転信号と非反転信号とからなる差動信号からなり、
    　前記コンパレータは、直列接続された２つの差動増幅回路を含み、これら差動増幅回路のうち前側に位置する前側差動増幅回路で、前記反転信号および前記非反転信号のそれぞれに対応した２つの負荷抵抗であって、かつ前記基準値に応じた互いに異なる抵抗値を有する負荷抵抗を用いて、これら反転信号および前記非反転信号を差動増幅することにより、当該反転信号の直流バイアスと当該非反転信号の直流バイアスとの間に前記基準値に応じたオフセット電圧を印加して出力し、前記前側差動増幅回路より後側に位置する後側差動増幅回路で、前記前側差動増幅回路から出力された前記反転信号と前記非反転信号とを差動増幅する
    　ことを特徴とする光信号断検出回路。
  8. 　パルス列からなる光信号を光電流信号に光電変換して出力する光電変換素子と、
    　前記光電流信号を増幅して反転信号と非反転信号とからなる電気信号を出力するトランスインピーダンスアンプと、
    　前記電気信号に含まれる前記パルス列の各パルスを一定振幅に増幅して出力するリミッティングアンプと、
    　パルス列からなる光信号を光電変換して得られた電気信号を、結合コンデンサを介して入力し、基準値以上の振幅を持つパルスを比較出力信号として出力するコンパレータと、
    　前記比較出力信号に含まれる各パルスを保持コンデンサで充電するとともに、充電により得られた直流電圧を放電抵抗で放電することにより、前記光信号の入力有無に応じて変化する保持出力信号を生成するアナログ保持回路と
    　を備えることを特徴とする光受信器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013255056A (ja) * 2012-06-06 2013-12-19 Nippon Telegr & Teleph Corp <Ntt> 光信号検出回路
US20220345225A1 (en) * 2019-08-27 2022-10-27 Mitsubishi Electric Corporation Reception device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102300A1 (ja) * 2011-01-25 2012-08-02 日本電信電話株式会社 光信号検出回路および光受信器
JP5885467B2 (ja) * 2011-11-01 2016-03-15 三菱電機株式会社 受光レベル取得装置、光受信器、光通信システム、受光レベル取得方法及びプログラム
JP5762943B2 (ja) * 2011-12-27 2015-08-12 株式会社東芝 光送受信回路装置及び受信回路
JP2014160176A (ja) * 2013-02-20 2014-09-04 Sumitomo Electric Ind Ltd 駆動回路
CN103595486A (zh) * 2013-11-14 2014-02-19 中国电子科技集团公司第三十四研究所 突发式低抖动光模块及其运行方法
WO2015186223A1 (ja) * 2014-06-05 2015-12-10 三菱電機株式会社 バースト信号受信回路
US9461743B1 (en) * 2014-07-16 2016-10-04 Rockwell Collins, Inc. Pulse to digital detection circuit
KR101898452B1 (ko) 2014-10-17 2018-09-13 샘텍, 인코포레이티드 액티브 광 케이블에서의 수신기 결합 효율, 링크 마진 및 링크 토폴로지의 측정방법
CN104639257B (zh) * 2015-01-29 2017-11-03 电子科技大学 应用于光接收器的抗干扰电路
US20180062762A1 (en) * 2016-08-29 2018-03-01 Electronics And Telecommunications Research Institute Optical signal receiving apparatus for receiving optical signal in burst mode
WO2019130526A1 (ja) * 2017-12-27 2019-07-04 株式会社ニコンビジョン 光検出装置及び方法並びに測距装置及び方法
CN109995436B (zh) * 2017-12-29 2021-08-31 北京华为数字技术有限公司 光线路终端的单板及光线路终端
WO2019163135A1 (ja) 2018-02-26 2019-08-29 三菱電機株式会社 信号検出回路、光受信器、親局装置および信号検出方法
EP3776859A1 (en) * 2018-03-30 2021-02-17 Intel IP Corporation Transceiver baseband processing
JP6909929B2 (ja) * 2018-05-30 2021-07-28 株式会社ニコンビジョン 光検出装置及び方法並びに測距装置及び方法
US10972815B2 (en) * 2019-05-01 2021-04-06 Semtech Corporation Signal detection for GPON optical line terminal
CN110336617B (zh) * 2019-07-31 2024-05-17 深圳市亚派光电器件有限公司 光接收模块和光模块
WO2022180779A1 (ja) * 2021-02-26 2022-09-01 三菱電機株式会社 光受信モジュールおよび光トランシーバ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01245725A (ja) * 1988-03-28 1989-09-29 Hitachi Cable Ltd 光受信回路
JP2007005968A (ja) * 2005-06-22 2007-01-11 Nippon Telegr & Teleph Corp <Ntt> バースト先頭検出回路
JP2007081599A (ja) * 2005-09-13 2007-03-29 Fujikura Ltd バースト信号受信装置及びバースト信号検出方法
JP2007189294A (ja) * 2006-01-11 2007-07-26 Nec Corp 信号検出システム、信号検出回路、信号検出方法およびプログラム
JP2009044228A (ja) 2007-08-06 2009-02-26 Ntt Electornics Corp 光受信回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4688260A (en) * 1985-10-09 1987-08-18 Westinghouse Electric Corp. High-reliability fiber optic repeater
EP0792012B1 (en) * 1996-02-23 2003-05-07 Matsushita Electric Industrial Co., Ltd. Amplifier for burst signal and optical receiving circuit
JPH1084231A (ja) * 1996-05-24 1998-03-31 Toshiba Corp デジタル信号受信回路
JP3729993B2 (ja) 1997-09-18 2005-12-21 シャープ株式会社 ピークホールド回路およびそれを備える赤外線通信装置
US5991335A (en) * 1997-10-14 1999-11-23 3Com Corporation Method and system for line isolation
JP2000241778A (ja) * 1999-02-19 2000-09-08 Fujitsu Ltd 光通信装置および光分岐・挿入装置
JP3593646B2 (ja) * 1999-03-19 2004-11-24 富士通株式会社 バースト光送信回路
US7173551B2 (en) * 2000-12-21 2007-02-06 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
US7307569B2 (en) * 2001-03-29 2007-12-11 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
JP2003158493A (ja) * 2001-11-21 2003-05-30 Mitsubishi Electric Corp 光遮断検出装置、光受信器、光送信器及び光遮断検出方法
KR100703428B1 (ko) * 2002-04-26 2007-04-03 삼성전자주식회사 버스트모드 광 수신기 및 그의 신호 크기 검출 장치
JP4569195B2 (ja) * 2003-11-14 2010-10-27 富士ゼロックス株式会社 信号伝送装置
JP2005332209A (ja) 2004-05-20 2005-12-02 Rohm Co Ltd 半導体集積回路装置及びこれを用いた携帯機器
US7868701B2 (en) * 2004-08-03 2011-01-11 Nippon Telephone And Telegraph Corporation Transimpedance amplifier
US20060216042A1 (en) * 2005-03-24 2006-09-28 Yeo Kok S Automatic gain control circuit for infrared receiver
JP2007258956A (ja) * 2006-03-22 2007-10-04 Nec Electronics Corp 信号増幅回路および光受信器
WO2012102300A1 (ja) * 2011-01-25 2012-08-02 日本電信電話株式会社 光信号検出回路および光受信器
JP5724546B2 (ja) * 2011-03-31 2015-05-27 富士通オプティカルコンポーネンツ株式会社 光送信機および光波形補償方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01245725A (ja) * 1988-03-28 1989-09-29 Hitachi Cable Ltd 光受信回路
JP2007005968A (ja) * 2005-06-22 2007-01-11 Nippon Telegr & Teleph Corp <Ntt> バースト先頭検出回路
JP2007081599A (ja) * 2005-09-13 2007-03-29 Fujikura Ltd バースト信号受信装置及びバースト信号検出方法
JP2007189294A (ja) * 2006-01-11 2007-07-26 Nec Corp 信号検出システム、信号検出回路、信号検出方法およびプログラム
JP2009044228A (ja) 2007-08-06 2009-02-26 Ntt Electornics Corp 光受信回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013255056A (ja) * 2012-06-06 2013-12-19 Nippon Telegr & Teleph Corp <Ntt> 光信号検出回路
US20220345225A1 (en) * 2019-08-27 2022-10-27 Mitsubishi Electric Corporation Reception device
US11784721B2 (en) * 2019-08-27 2023-10-10 Mitsubishi Electric Corporation Reception device

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