JP2009239330A - 振幅制限増幅回路 - Google Patents

Abstract

【課題】差動出力信号間のオフセット電圧を充分に抑圧し、出力信号のデューティ比の悪化を防ぐこと。
【解決手段】差動振幅制限増幅器３０と、該差動振幅制限増幅器の出力差動信号をオフセット電圧抑制のために前記差動振幅制限幅器の入力側にフィードバックする差動アクティブ・ローパスフィルタ回路４０とを備える。
【選択図】図２

Description

本発明は、光通信システムの受信器等に使用される振幅制限増幅回路に関するものである。

一般に差動の振幅制限増幅回路では、前段回路との接続が容量結合の場合、その正相入力信号ＶＩＮ＋の平均電圧（中心電圧、直流レベルとも呼ばれる。）と逆相入力信号ＶＩＮ−の平均電圧が一致せず、例えば図７に示すように、正相信号の平均電圧と逆相信号の平均電圧のズレであるオフセット電圧が発生することがある。そして、このようにオフセット電圧を有する差動信号を振幅制限増幅回路に入力すると、その出力電圧のデューティ比が劣化してしまう。バーストデータを受信して一定の振幅まで増幅する振幅制限増幅回路においても、受信信号の振幅がバースト毎に異なる場合、振幅に合わせて正相信号の平均電圧と逆相信号の平均電圧を自動的に一致させる機構が必要になる。このとき、２つの入力信号ＶＩＮ＋，ＶＩＮ−の平均電圧の一致度が悪く、オフセット電圧が発生していると、図８に示すように、出力信号ＶＯＵＴ＋，ＶＯＵＴ−のデューティ比が悪くなる。

そこで、従来では、図９に示すような振幅制限増幅回路が使用されている（非特許文献１）。ここでは、容量と抵抗を用いたＣＲ型パッシブ・ローパスフィルタ回路６０，７０で２つの出力信号ＶＯＵＴ＋，ＶＯＵＴ−の各々の平均電圧を検出し、それを前段の差動振幅制限増幅器３０にフィードバックすることで、オフセット電圧をキャンセルする回路構成がとられる。

図９の振幅制限増幅回路は、プリアンプなどの前段回路から出力された差動信号ＶＩＮ＋，ＶＩＮ−が入力端子１１，１２から入力されるオフセット制御機能付き差動振幅制限増幅器３０と、その差動振幅制限増幅器３０の出力を所定の振幅に増幅するための差動増幅器５０を縦続接続し、差動増幅器５０の出力端子２１，２２に現れる出力電圧ＶＯＵＴ＋，ＶＯＵＴ−を、容量と抵抗を用いた平均電圧検出用のパッシブ・ローパスフィルタ回路６０，７０を介して差動振幅制限増幅器３０にフィードバックする構成となっている。なお、差動増幅器５０は、増幅帯域を広くする必要があることから、１段当たりの利得が小さな差動増幅器を複数縦続接続した構成とすることもある。

初段の差動振幅制限増幅器３０は、差動信号の入力端子として正相入力端子ＩＮ１＋と逆相入力端子ＩＮ１−を備え、かつ、正相側のパッシブ・ローパスフィルタ回路６０から出力される平均電圧が入力される正相平均電圧入力端子ＩＮ２＋と、逆相側のパッシブ・ローパスフィルタ回路７０から出力される平均電圧が入力される逆相平均電圧入力端子ＩＮ２−とを備える。この差動振幅制限増幅器３０は、正相平均電圧入力端子ＩＮ２＋から入力される正相平均電圧と、逆相平均電圧入力端子ＩＮ２−から入力される逆相平均電圧に基づき、差動出力信号のオフセット電圧が零に近づくように制御される。
J.Savoj, B.Razavi "High-Speed CMOS Circuits for Optical Receivers", KLUWER ACADEMIC PUBLISHERS, p.16

図１０はパッシブ・ローパスフィルタ回路６０，７０を用いた図９で説明した振幅制限増幅回路を一般化した回路図である。８１は増幅器、８３は加算器、８４はフィードバック回路を構成するパッシブ・ローパスフィルタ回路である。この回路におけるステップ入力に対する過渡応答は、式(1)で表される。

ここで、Ｃ，Ｒは各々ローパスフィルタ回路８４の容量値と抵抗値、Ａは増幅器８１の利得である。

従って、残留オフセット電圧（図７のオフセット電圧相当）Ｖoffは式(2)で表される。

ここで、利得Ａは、入出力振幅から必要とされる値で決まるものであり、安定動作の観点からも必要以上に大きな値にすることはできない。このため、従来の回路では残留オフセット電圧Ｖoffの最小値に限界があった。

本発明の目的は、差動出力信号間のオフセット電圧を充分に抑圧でき、出力信号のデューティ比の悪化を防いだ振幅制限増幅回路を提供することである。

上記目的を達成するために、請求項１にかかる発明の振幅制限増幅回路は、差動振幅制限増幅器と、該差動振幅制限増幅器の出力差動信号を入力し前記差動振幅制限増幅回路の入力側にフィードバックしてオフセット電圧を抑制するフィードバック回路とを備えた振幅制限増幅回路において、前記フィードバック回路に、差動アクティブ・ローパスフィルタ回路を用いたことを特徴とする。
請求項２にかかる発明は、請求項１に記載の振幅制限回路において、前記差動振幅制限増幅器の後段に、１段又は２段以上の差動増幅器からなる増幅部を縦続接続し、前記差動アクティブ・ローパスフィルタ回路への入力を、前記差動振幅制限増幅器の出力差動信号から前記増幅部の出力差動信号に置換したことを特徴とする。
請求項３にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記差動振幅制限増幅器の後段に、１段又は２段以上の差動増幅器が縦続接続された増幅部が接続されていることを特徴とする。
請求項４にかかる発明の振幅制限増幅回路は、請求項１に記載の振幅制限増幅回路を２段以上に亘って縦続接続したことを特徴とする。

本発明の振幅制限増幅回路によれば、差動入力信号の平均電圧の間にオフセット電圧があっても、差動出力信号の平均電圧の間のオフセット電圧を充分に抑圧することができ、出力信号のデューティの悪化を防ぐことができる。

本発明の振幅制限増幅回路は、容量と抵抗のみで構成されている従来のパッシブ・ローパスフィルタ回路の代わりに、増幅器を使用した差動アクティブ・ローパスフィルタ回路をフィードバック回路として用いる。その差動アクティブ・ローパスフィルタ回路を構成する増幅器の利得を充分にとることにより、ループ利得を大きくすることができ、残留オフセット電圧を抑圧することが可能となる。

図１に一般化した、アクティブ・ローパスフィルタ回路８２を用いたフィードバック回路を備える増幅回路の構成を示す。図１０と異なるところは、フィードバック回路を構成するローパスフィルタ回路８２を、増幅器８２１と容量Ｃと抵抗Ｒで構成した点である。この図１に示す増幅回路におけるステップ入力に対する過渡応答は、式(3)で表される。

Ｇは増幅器８２１の利得である。

従って、残留オフセット電圧Ｖoffは、

となり、増幅器８２１の利得Ｇを大きくとることにより、充分に抑圧することが可能となる。このとき、増幅器８１の利得Ａには影響を与えないので、利得Ａの大きさは任意に設定することができる。この結果、ＣＤＲ（Clock Data Recovery）回路など、後続の回路のタイミングマージンを拡大することができる。

＜第１の実施例＞
図２は本発明の第１の実施例の振幅制限増幅回路の構成を示す図である。差動振幅制限増幅器３０の出力は差動アクティブ・ローパスフィルタ回路４０に入力される。差動振幅制限増幅器３０は、入力信号が所定レベル以上の場合に、内部回路を飽和動作させて、出力信号を所定レベルに制限して出力する。ローパスフィルタ回路４０は、差動増幅器４１と容量Ｃ１，Ｃ２と抵抗Ｒ１，Ｒ２から構成される。このフィルタ回路４０により、正相、逆相の出力電圧ＶＯＵＴ＋，ＶＯＵＴ−の平均電圧が検出され、差動振幅制限増幅器３０の入力側にフィードバックされる。差動振幅制限増幅器３０の内部では、フィードバックされた平均電圧を用いて、正相、逆相の入力電圧ＶＩＮ＋，ＶＩＮ−の平均電圧の差であるオフセット電圧をなくす方向に補正が行われる。差動アクティブ・ローパスフィルタ回路４０内の差動増幅器４１の利得を十分に大きくしておくことにより、オフセット電圧を小さくすることができる。

差動振幅制限増幅器３０の内部回路を図３に示す。この差動振幅制限増幅器３０は、差動対トランジスタＱ１，Ｑ２、差動対トランジスタＱ３，Ｑ４、負荷抵抗ＲＬ１，ＲＬ２、及び電流源Ｉａ，Ｉｂから構成される。いま、正相入力端子ＩＮ１＋と逆相入力端子ＩＮ１−に前段からの高速信号が入力し、オフセット正相入力端子ＩＮ２＋とオフセット逆相入力端子ＩＮ２−にローパスフィルタ回路４０の出力信号が入力するとする。

このとき、正相入力端子ＩＮ１＋と逆相入力端子ＩＮ１−に入力する電圧の平均値に差（オフセット電圧）があり、正相入力端子ＩＮ１＋の平均電圧が逆相入力端子ＩＮ１−の平均電圧よりも大きくなったとすると、トランジスタＱ１の平均電流がトランジスタＱ２の平均電流よりも多くなるので、逆相出力端子ＯＵＴ−の平均電圧が正相出力端子ＯＵＴ＋の平均電圧よりも、低くなる。

そこで、正相出力端子ＯＵＴ＋の平均電圧をオフセット逆相入力端子ＩＮ２−に戻し、出力端子ＯＵＴ−の電圧をオフセット入力端子ＩＮ２−に戻すと、トランジスタＱ３の電流がトランジスタＱ４の電流より少なくなる。

この結果、負荷抵抗ＲＬ１に流れる電流Ｉ１と負荷抵抗ＲＬ２に流れる電流がほぼ同じになり、正相出力端子ＯＵＴ＋と逆相出力端子ＯＵＴ−の平均電圧がほぼ一致し、オフセット電圧が無くなる。

＜第２の実施例＞
図４は本発明の第２の実施例の振幅制限増幅回路の構成を示す図である。図２で示した第１の実施例では、１段の差動振幅制限増幅器３０を使用したが、ここでは、その差動振幅制限増幅器３０の後段に、１段あたりの利得が小さな複数の差動増幅器を縦続接続して構成した差動増幅器（増幅部）５０を接続した。広帯域増幅器では１段あたりの利得を抑えて帯域を伸ばす必要があり、所定の利得を得るために複数段構成としなければならない場合が多いので、差動増幅器５０を採用している。ここでは、差動増幅器５０の出力を、差動アクティブ・ローパスフィルタ回路４０に入力し、正相、逆相各々の平均値を検出して初段の差動振幅制限増幅器３０にフィードバックさせる。差動アクティブ・ローパスフィルタ回路４０に用いる差動増幅器４１の利得を十分に大きくしておくことにより、オフセット電圧を小さくすることができる。

＜第３の実施例＞
図５は本発明の第３の実施例の振幅制限増幅回路の構成を示す図であり、図２の第１の実施例と同様に初段の差動振幅制限増幅器３０の出力を差動アクティブ・ローパスフィルタ回路４０の入力とし、初段の差動振幅制限増幅器３０の後段には図４の第２の実施例と同様の差動増幅器５０を接続した。ここでも、差動アクティブ・ローパスフィルタ回路４０に用いる差動増幅器４１の利得を十分に大きくしておくことにより、オフセット電圧を小さくすることができる。

＜第４の実施例＞
図６は本発明の第４の実施例の振幅制限増幅回路の構成を示す図であり、図２の第２の実施例における差動振幅制限増幅器３０と差動アクティブ・ローパスフィルタ回路４０からなる回路を複数段（図６では２段）縦続接続して、最終段に差動増幅器５０を接続したものである。本実施例によれば、オフセット電圧キャンセル動作が複数段に亘って実施され、オフセット電圧の抑圧効果がより高くなる。

本発明の原理説明用の増幅回路の構成を示すブロック図である。 本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。 図２の差動振幅制限増幅器３０の内部構成を示す回路図である。 本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。 本発明の第３の実施例の振幅制限増幅回路の構成を示すブロック図である。 本発明の第４の実施例の振幅制限増幅回路の構成を示すブロック図である。 差動入力電圧に現れるオフセット電圧の説明図である。 差動入力電圧のオフセット電圧による差動出力電圧のデューティへの影響の説明図である。 従来の振幅制限増幅回路の構成を示すブロック図である。 従来の増幅回路の構成を示すブロック図である。

符号の説明

１１：正相入力端子、１２：逆相入力端子
２１：正相出力端子、２２：逆相出力端子
３０：オフセット制御機能付き差動振幅制限増幅器
４０：差動アクティブ・ローパスフィルタ回路、４１：差動増幅器
５０：差動増幅器
６０，７０：パッシブ・ローパスフィルタ回路
８１：増幅器、８２：アクティブ・ローパスフィルタ回路、８３：加算器、８４：パッシブ・ローパスフィルタ回路

Claims (4)

1. 差動振幅制限増幅器と、該差動振幅制限増幅器の出力差動信号を入力し前記差動振幅制限増幅回路の入力側にフィードバックしてオフセット電圧を抑制するフィードバック回路とを備えた振幅制限増幅回路において、
   前記フィードバック回路に、差動アクティブ・ローパスフィルタ回路を用いたことを特徴とする振幅制限増幅回路。
2. 請求項１に記載の振幅制限回路において、
   前記差動振幅制限増幅器の後段に、１段又は２段以上の差動増幅器からなる増幅部を縦続接続し、前記差動アクティブ・ローパスフィルタ回路への入力を、前記差動振幅制限増幅器の出力差動信号から前記増幅部の出力差動信号に置換したことを特徴とする振幅制限増幅回路。
3. 請求項１に記載の振幅制限増幅回路において、
   前記差動振幅制限増幅器の後段に、１段又は２段以上の差動増幅器が縦続接続された増幅部が接続されていることを特徴とする振幅制限増幅回路。
4. 請求項１に記載の振幅制限増幅回路を２段以上に亘って縦続接続したことを特徴とする振幅制限増幅回路。

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