JP4916525B2 - 振幅制限増幅回路 - Google Patents
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Description
前記オフセット補正回路は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近のゲインにピークを持たせるピーキング回路を備え、
前記ピーキング回路のピーキング特性は、信号の1ビットの時間をT、同符号連続期間をT CID 、信号の最小電圧から最大電圧までの立上り時間、立下り時間をTr、オフセット補正回路の時定数をτとし、許容される最大のデューティ変動をΔduty(max)、そのときのTrをTr(max)とすると、許容される最大のデューティ変動Δduty(max)が与えられたとき、次式(9)
から許容される最大の立上り立下がり時間Tr(max)が求められ、このTr(max)以下になるようにピーキング量が調整されている、ことを特徴とする。
図1(a)に、本発明の第1の実施例の振幅制限増幅回路を示す。10はオフセット補正回路であり、正相および逆相の入力端子11,12、それら入力端子11,12に接続された逆相および正相用のローパスフィルタ13,14、それらローパスフィルタ13,14の出力ノード15,16に現れる平均信号を入力信号と逆相関係で加算する加算回路17、および加算回路17の加算結果を出力する出力端子18,19からなる。振幅制限増幅回路本体20は、出力端子18,19の出力信号を入力して一定振幅まで増幅し、出力端子21,22に振幅制限された正相信号、逆相信号を出力する。
直流レベルがΔVずれることによる差動信号のクロスポイントの時間的ずれをΔTとすると、
となる。したがって、
となる。(1)式を(3)式に代入すると、
となる。
となる。このとき、デューティdutyは以下で表される。
上式より、Trが小さいほどdutyは1に近づくことがわかる。
デューティ変動Δdutyは
となり、許容される最大のデューティ変動をΔduty(max)、そのときのTrをTr(max)とすると、
となる。よって、
となる。
図3に本発明の第2の実施例の振幅制限増幅回路の加算回路17Aを示す。本実施例では、加算回路17Aにおいて、トランジスタQ1,Q2のコレクタ側の負荷抵抗R1,R2に直列にピーキング回路を構成するインダクタL1,L2を接続することでピーキング特性を実現する。これにより、加算回路17Aのゲインの周波数特性は、高周波領域でピークを持つ。これにより、ゲインの全体の周波数特性は、上述の図6に示す特性となる。
なお、以上説明した第1および第2の実施例においては、能動素子にバイポーラトランジスタを用いたが、MOSトランジスタ等を用いても同様の効果を得ることができる。この場合、ベースがゲートに、コレクタがドレインに、エミッタがソースに置き換わる。
20:振幅制限増幅回路本体、21:正相出力端子、22:逆相出力端子
Q1,Q2,Q3,Q4:トランジスタ、R1,R2:負荷抵抗、R3,R4:エミッタデジェネレーション抵抗、C1:ピーキング用キャパシタ、L1,L2:ピーキング用インダクタ、I1,I2:電流源
Claims (3)
- 入力する正相信号と逆相信号の間の直流レベル差を補正するオフセット補正回路を含む振幅制限増幅回路において、
前記オフセット補正回路は、入力信号波形の立ち上り、立下り時間に相当する周波数成分付近のゲインにピークを持たせるピーキング回路を備え、
前記ピーキング回路のピーキング特性は、信号の1ビットの時間をT、同符号連続期間をT CID 、信号の最小電圧から最大電圧までの立上り時間、立下り時間をTr、オフセット補正回路の時定数をτとし、許容される最大のデューティ変動をΔduty(max)、そのときのTrをTr(max)とすると、許容される最大のデューティ変動Δduty(max)が与えられたとき、次式(9)
から許容される最大の立上り立下がり時間Tr(max)が求められ、このTr(max)以下になるようにピーキング量が調整されている、
ことを特徴とする振幅制限増幅回路。 - 請求項1に記載の振幅制限増幅回路において、
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、前記第1の差動回路のトランジスタのエミッタ又はソースにデジェネレーション抵抗とピーキング用キャパシタを接続したことを特徴とする振幅制限増幅回路。 - 請求項1に記載の振幅制限増幅回路において、
オフセット補正回路は、前記正相信号を入力する正相用ローパスフィルタと、前記逆相信号を入力する逆相用ローパスフィルタと、前記正相信号と前記逆相用ローパスフィルタの出力信号を加算し、前記逆相信号と前記正相用ローパスフィルタの出力信号を加算する加算回路を備え、
該加算回路は、前記正相信号と前記逆相信号を入力する第1の差動回路と、前記正相用ローパスフィルタの出力信号と前記逆相用ローパスフィルタの出力信号を入力する第2の差動回路と、前記第1および第2の差動回路の差動出力を加算する2個の負荷抵抗とからなり、該各負荷抵抗に直列に各々ピーキング用インダクタを接続したことを特徴とする振幅制限増幅回路。
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