JPS62132411A - 利得・オフセツト制御回路 - Google Patents
利得・オフセツト制御回路Info
- Publication number
- JPS62132411A JPS62132411A JP60271472A JP27147285A JPS62132411A JP S62132411 A JPS62132411 A JP S62132411A JP 60271472 A JP60271472 A JP 60271472A JP 27147285 A JP27147285 A JP 27147285A JP S62132411 A JPS62132411 A JP S62132411A
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- JP
- Japan
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- signal
- gain
- differential amplifier
- offset
- amplifier
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- Pending
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- Optical Communication System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、光通信用受信回路に用いられる高利得を有す
る直流結合型増幅器の利得・オフセット制御回路に係り
、特に集積化に好適な利得可変増幅器に関する。
る直流結合型増幅器の利得・オフセット制御回路に係り
、特に集積化に好適な利得可変増幅器に関する。
最近、光通信用中継器などで用いられている多段直結型
の高利得可変増幅器をモノリシックＩＣ化するには、受
信信号の変動を吸収し、振幅を一定にするための利得制
御回路と、プロセス開運偏差によって生じるオフセット
電圧を抑圧するためのオフセット制御回路が不可決であ
る。
の高利得可変増幅器をモノリシックＩＣ化するには、受
信信号の変動を吸収し、振幅を一定にするための利得制
御回路と、プロセス開運偏差によって生じるオフセット
電圧を抑圧するためのオフセット制御回路が不可決であ
る。
第１図は、［特開昭５８−２＋３５５０Ｊに記載のよう
な従来用いられている代表的な利得可変増幅器の構成を
示したものである。１は利得可変増幅器。
な従来用いられている代表的な利得可変増幅器の構成を
示したものである。１は利得可変増幅器。
２．３，４．５は増幅器１の正負相補信号の最大値、あ
るいは最小値検出回路、６，７，８，９゜１０は、該検
出回路２〜５の最大値あるいは最小値検出信号を演算す
る差動増幅器である。また、１０１は信号入力端子、１
０２，１．０３は出力端子であり差動増幅器８の出力信
号を利得可変増幅器１の入力電圧に、また差動増幅器１
ｏの出力信号を利得可変増幅器１の利得制御端子１０４
に帰還することにより、利得・オフセットを制御するも
のである。
るいは最小値検出回路、６，７，８，９゜１０は、該検
出回路２〜５の最大値あるいは最小値検出信号を演算す
る差動増幅器である。また、１０１は信号入力端子、１
０２，１．０３は出力端子であり差動増幅器８の出力信
号を利得可変増幅器１の入力電圧に、また差動増幅器１
ｏの出力信号を利得可変増幅器１の利得制御端子１０４
に帰還することにより、利得・オフセットを制御するも
のである。
第１図の回路動作原理を第２図を用いて説明する。第２
図は、増幅器１の正負出力信号を示したもので、１１は
正相信号、１２は逆相信号を示す。
図は、増幅器１の正負出力信号を示したもので、１１は
正相信号、１２は逆相信号を示す。
Ｖｔ、Ｖ２．Ｖ３．Ｖ４は各々、第１図３．２゜４．５
で示した最大値、最小値検出回路出力を示す。さらに、
Δａは出力オフセット電圧、ｂは出力信号の所定振幅、
Δｂは出力振幅誤差、Ｖｃは、所定出力信号の中心直流
レベルである。今、振幅に関する次の２つの定義をする
。
で示した最大値、最小値検出回路出力を示す。さらに、
Δａは出力オフセット電圧、ｂは出力信号の所定振幅、
Δｂは出力振幅誤差、Ｖｃは、所定出力信号の中心直流
レベルである。今、振幅に関する次の２つの定義をする
。
Ａ及びＢは共にオフセット電圧と、出方振幅誤等を含む
値なので、これらの値Ａ、Ｂを演算して、オフセット制
御信号と利得制御信号を発生できる。
値なので、これらの値Ａ、Ｂを演算して、オフセット制
御信号と利得制御信号を発生できる。
つまり、次のような演算を考えると、（１）式よすとな
り、Ａ−Ｂ＝Ｏとする帰還制御系で、オフセット電圧の
みを、また、Ａ＋Ｂ−２ｂ＝Ｏとする帰還制御系で利得
制御誤差のみを独立に抑圧できるものである。（１）式
のＡは、第１図の３．４の出力信号の差信号を検出する
差動増幅器７で。
り、Ａ−Ｂ＝Ｏとする帰還制御系で、オフセット電圧の
みを、また、Ａ＋Ｂ−２ｂ＝Ｏとする帰還制御系で利得
制御誤差のみを独立に抑圧できるものである。（１）式
のＡは、第１図の３．４の出力信号の差信号を検出する
差動増幅器７で。
（１）式の８は、第１図の検出回路２，５の出力信号の
差信号を検出する差動増幅器６で行う６又（２）式の（
Ａ−Ｂ）は６，７の出力信号の差信号を検出する差動増
幅器８で、（２）式の（Ａ＋Ｂ）は６゜７の出力信号の
和信号を検出する差動増幅器９で行い、差動増幅器１０
で、上記差動増幅器９の出力信号とあらかじめ設定され
た基準電圧（Ｖｒｏｆ＝２ｂ）との差信号（Ａ＋ｌ”３
−２ｂ）を検出するもので、−上記８の出力信号を制御
信号として帰還制御を施しΔａがＯとなるようにオフセ
ット制御を、また上記差動増幅器１０の出力信号を制御
信号として帰還制御を施しΔｂがＯとなるように利得制
御を行うものである。
差信号を検出する差動増幅器６で行う６又（２）式の（
Ａ−Ｂ）は６，７の出力信号の差信号を検出する差動増
幅器８で、（２）式の（Ａ＋Ｂ）は６゜７の出力信号の
和信号を検出する差動増幅器９で行い、差動増幅器１０
で、上記差動増幅器９の出力信号とあらかじめ設定され
た基準電圧（Ｖｒｏｆ＝２ｂ）との差信号（Ａ＋ｌ”３
−２ｂ）を検出するもので、−上記８の出力信号を制御
信号として帰還制御を施しΔａがＯとなるようにオフセ
ット制御を、また上記差動増幅器１０の出力信号を制御
信号として帰還制御を施しΔｂがＯとなるように利得制
御を行うものである。
ところがこの制御回路では、前述のように利得可変増幅
器１の相補出力信号の最大、最小値流レベルの４つもの
情報を必要とするだけでなく、前記４つの情報を検出す
る最大、最小値検出回路２〜５と、これらの検出信号の
演算を行う５つもの差動増幅器を必要とするため、非常
に複雑な回路構成となっていた。
器１の相補出力信号の最大、最小値流レベルの４つもの
情報を必要とするだけでなく、前記４つの情報を検出す
る最大、最小値検出回路２〜５と、これらの検出信号の
演算を行う５つもの差動増幅器を必要とするため、非常
に複雑な回路構成となっていた。
本発明の目的は、従来技術の欠点を解決すべくなされた
もので、ｆｌｆｆ’１ｔな回路構成で、安定に利得とオ
フセットを独立に制御できる利得・オフセット制御回路
を提供することにある。
もので、ｆｌｆｆ’１ｔな回路構成で、安定に利得とオ
フセットを独立に制御できる利得・オフセット制御回路
を提供することにある。
一上記目的を達成するため、本発明は、利得可変増幅器
の相補出力の最大値及び最小値の４つの情報のうち、い
ずれか３つの情報を検出し、該３つの情報の演算（差及
び和）を行うことにより、利得とオフセットを独立にか
つ安定に制御できる利得パオフセット制御回路を構成し
たものである。
の相補出力の最大値及び最小値の４つの情報のうち、い
ずれか３つの情報を検出し、該３つの情報の演算（差及
び和）を行うことにより、利得とオフセットを独立にか
つ安定に制御できる利得パオフセット制御回路を構成し
たものである。
以下、本発明の一実施例による利得・オフセット制御回
路を第３図により説明する。第３図において、１，２，
３．４は第１図と同じ内容を示す記号であり、又１３は
、上記２及び３の出力信号の差信号を検出する差動増幅
器、１４は、該差動増幅器１３の出力信号と、あらかじ
め設定された基準電圧（Ｖｒｅｆ ＝ｂ）との差信号を
検出する差動増幅器、１５は、前記２及び４の出力信号
の差信号を検出する差動増幅器である６ 次に、第２図を用いて、本実施例の動作原理を説明する
０本回路方式は、利得可変増幅器の正負出力相補信号の
最大値、最小値の情報ｖ１〜ｖ４のうち、いずれか３つ
の情報を演算することにより制御信号を生成するもので
ある。第３図の実施例は、正相出力の最大値ｖ］、最大
値■２と、逆相出力の最大値ｖ３の３つを検出した場合
の実施例である。
路を第３図により説明する。第３図において、１，２，
３．４は第１図と同じ内容を示す記号であり、又１３は
、上記２及び３の出力信号の差信号を検出する差動増幅
器、１４は、該差動増幅器１３の出力信号と、あらかじ
め設定された基準電圧（Ｖｒｅｆ ＝ｂ）との差信号を
検出する差動増幅器、１５は、前記２及び４の出力信号
の差信号を検出する差動増幅器である６ 次に、第２図を用いて、本実施例の動作原理を説明する
０本回路方式は、利得可変増幅器の正負出力相補信号の
最大値、最小値の情報ｖ１〜ｖ４のうち、いずれか３つ
の情報を演算することにより制御信号を生成するもので
ある。第３図の実施例は、正相出力の最大値ｖ］、最大
値■２と、逆相出力の最大値ｖ３の３つを検出した場合
の実施例である。
今、次の２つの演算を定義する。
まず、差動増幅器１５で（２）式のＡ信号を生成し、利
得可変増幅器１の入力端子に帰還し、Ａ＝八へ→０とす
る帰還制御系でオフセット電圧のみを制御する。次に、
差動増幅器１３で、（２）式のＢ信号を生成し、差動増
幅器１４で（Ｂ−ｂ）信号を生成し、利得可変増幅器１
の利得可変端子に帰還し。
得可変増幅器１の入力端子に帰還し、Ａ＝八へ→０とす
る帰還制御系でオフセット電圧のみを制御する。次に、
差動増幅器１３で、（２）式のＢ信号を生成し、差動増
幅器１４で（Ｂ−ｂ）信号を生成し、利得可変増幅器１
の利得可変端子に帰還し。
Ｂ−ｂ＝Δｂ→０とする帰還制御系で利得制御誤差のみ
を独立に抑圧するものである。
を独立に抑圧するものである。
本発明によれば、以下同様にＶｌ、Ｖ２．Ｖ４あるいは
Ｖｌ、Ｖ３．Ｖ４あるいはＶ２．Ｖ３゜ｖ４の３つの組
合わせについても図３と同様な回路構成で利得・オフセ
ットを独立に制御することが可能となる。従って、第１
図に示した従来回路に比べて、最大、最小値回路１つ、
差及び和を求める演算回路としての差動増幅器２つを低
減することができ１回路構成の簡単化が図れる。
Ｖｌ、Ｖ３．Ｖ４あるいはＶ２．Ｖ３゜ｖ４の３つの組
合わせについても図３と同様な回路構成で利得・オフセ
ットを独立に制御することが可能となる。従って、第１
図に示した従来回路に比べて、最大、最小値回路１つ、
差及び和を求める演算回路としての差動増幅器２つを低
減することができ１回路構成の簡単化が図れる。
本発明によれば、従来回路に比べｆｆｆＩＱＬな回路構
成で、利得可変増幅器の利得とオフセットを独立にかつ
安定に制御できる。
成で、利得可変増幅器の利得とオフセットを独立にかつ
安定に制御できる。
第１図は、従来の利得・オフセット制御回路構成図、第
２図は、従来及び本発明による利得・オフセット制御回
路の動作原理を説明するための図、第３図は、本発明の
一実施例による利得・オフセット制御回路構成図である
。
２図は、従来及び本発明による利得・オフセット制御回
路の動作原理を説明するための図、第３図は、本発明の
一実施例による利得・オフセット制御回路構成図である
。
Claims (1)
- 利得可変増幅器の出力信号の振幅値および、直流レベル
を検出し、該検出信号により、前記利得可変増幅器の利
得及びオフセット電圧を制御する利得・オフセット制御
回路において、出力正相信号の最大値及び最小値と出力
逆相信号の最大値及び最小値の４つの信号の内、いずれ
かの３つの信号を検出する回路と、該３つの検出信号の
うち最大値同志あるいは最小値同志の差（第１の差信号
）を検出する回路と最大値と最小値の差（第２の差信号
）を検出する回路と、前記第２の差信号とあらかじめ設
けられた基準信号との差（第３の差信号）を検出する回
路とを具備し、前記第１の差信号により前記利得可変増
幅器のオフセットを制御し、また前記第３の差信号によ
り前記利得可変増幅器の利得を制御することを特徴とす
る利得・オフセット制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271472A JPS62132411A (ja) | 1985-12-04 | 1985-12-04 | 利得・オフセツト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271472A JPS62132411A (ja) | 1985-12-04 | 1985-12-04 | 利得・オフセツト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132411A true JPS62132411A (ja) | 1987-06-15 |
Family
ID=17500508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271472A Pending JPS62132411A (ja) | 1985-12-04 | 1985-12-04 | 利得・オフセツト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132411A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JPH06232916A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JPH07303119A (ja) * | 1994-05-02 | 1995-11-14 | At & T Corp | サンプリングされたデータ出力と背景光をキャンセルできるパケットデータ受信器 |
| JP2002111595A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Shonan Denshi Co Ltd | 光受信器 |
| JP2009038556A (ja) * | 2007-08-01 | 2009-02-19 | Ntt Electornics Corp | リミッタアンプ回路 |
-
1985
- 1985-12-04 JP JP60271472A patent/JPS62132411A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JPH06232916A (ja) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | デジタルデータ受信機 |
| JPH07303119A (ja) * | 1994-05-02 | 1995-11-14 | At & T Corp | サンプリングされたデータ出力と背景光をキャンセルできるパケットデータ受信器 |
| JP2002111595A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Shonan Denshi Co Ltd | 光受信器 |
| JP2009038556A (ja) * | 2007-08-01 | 2009-02-19 | Ntt Electornics Corp | リミッタアンプ回路 |
| JP4576408B2 (ja) * | 2007-08-01 | 2010-11-10 | Ｎｔｔエレクトロニクス株式会社 | リミッタアンプ回路 |
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