JP3340341B2 - レベル識別回路 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/60—Receivers
- H04B10/66—Non-coherent receivers, e.g. using direct detection
- H04B10/69—Electrical arrangements in the receiver
- H04B10/695—Arrangements for optimizing the decision element in the receiver, e.g. by using automatic threshold control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Optical Communication System (AREA)
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- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、データ信号受信
器のレベル識別回路に関する。例えば、ＴＤＭＡ（Time
Division Multiple Access）方式により双方向通信を
行うＰＯＮ（Passive Optical Network）システムの光
信号受信器において、バースト状の信号をその先頭部分
から、符号誤りを起こすことなくレベル識別するレベル
識別回路に関する。
器のレベル識別回路に関する。例えば、ＴＤＭＡ（Time
Division Multiple Access）方式により双方向通信を
行うＰＯＮ（Passive Optical Network）システムの光
信号受信器において、バースト状の信号をその先頭部分
から、符号誤りを起こすことなくレベル識別するレベル
識別回路に関する。
【０００２】
【従来の技術】加入者網の全光化を実現するシステムと
して、ＰＤＳ（Passive Double Star）線路網構成をと
るＰＤＳ光加入者伝送システムが注目されている。この
ＰＤＳ光加入者システムは、さまざまな多重化方式を積
極的に利用して伝送を行う点に特徴がある。
して、ＰＤＳ（Passive Double Star）線路網構成をと
るＰＤＳ光加入者伝送システムが注目されている。この
ＰＤＳ光加入者システムは、さまざまな多重化方式を積
極的に利用して伝送を行う点に特徴がある。
【０００３】ＰＤＳ光加入者伝送システムにおいては、
高速でＡＧＣ（Automatic Gain Control）もしくはＡＴ
Ｃ（Automatic Threshold Control）を行うバースト信
号対応光受信器の実現が不可欠である。この種のデータ
信号受信器のレベル識別回路としては、たとえば図５に
示すものがある。図５は、ＡＴＣ方式を用いたレベル識
別回路の回路図である。
高速でＡＧＣ（Automatic Gain Control）もしくはＡＴ
Ｃ（Automatic Threshold Control）を行うバースト信
号対応光受信器の実現が不可欠である。この種のデータ
信号受信器のレベル識別回路としては、たとえば図５に
示すものがある。図５は、ＡＴＣ方式を用いたレベル識
別回路の回路図である。
【０００４】図５中、このレベル識別回路は差動増幅器
１１、演算増幅器１２、抵抗１３〜１６、ピーク値検出
回路１７、リミッタ増幅器１８、そして基準電圧源１９
を有する。このレベル識別回路は、演算増幅器１２の入
出力に抵抗１３〜１６による帰還を施す。そして負出力
電圧信号と正出力電圧のピーク値とを入力側に負帰還す
ることで、入力信号の電圧振幅に応じたその中点電位を
検出し、これにより論理レベル”１”、”０”の識別を
行う。この回路は、例えば「高速ＡＴＣ回路を用いたＤ
Ｃ結合型バーストモード光受信器」（１９９２年信学秋
季全大Ｂー７１７、長堀他）に記載されたものがある。
１１、演算増幅器１２、抵抗１３〜１６、ピーク値検出
回路１７、リミッタ増幅器１８、そして基準電圧源１９
を有する。このレベル識別回路は、演算増幅器１２の入
出力に抵抗１３〜１６による帰還を施す。そして負出力
電圧信号と正出力電圧のピーク値とを入力側に負帰還す
ることで、入力信号の電圧振幅に応じたその中点電位を
検出し、これにより論理レベル”１”、”０”の識別を
行う。この回路は、例えば「高速ＡＴＣ回路を用いたＤ
Ｃ結合型バーストモード光受信器」（１９９２年信学秋
季全大Ｂー７１７、長堀他）に記載されたものがある。
【０００５】一方、図６は双方向通信を行うＰＯＮシス
テムの概要を示す図である。この図に示すように、ＰＯ
Ｎシステムではバースト状の信号が伝送され、光信号受
信器は信号レベルが各タイムスロットごとに変動する光
信号を受信する。
テムの概要を示す図である。この図に示すように、ＰＯ
Ｎシステムではバースト状の信号が伝送され、光信号受
信器は信号レベルが各タイムスロットごとに変動する光
信号を受信する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなレベル識別回路にあっては、ＰＯＮシステムのよう
にバースト状の信号を伝送する場合には、伝送効率の低
下を招かないように、レベル識別回路が各バースト信号
の先頭数ビット以内で正しくレベル識別を開始しなけれ
ばならない。
うなレベル識別回路にあっては、ＰＯＮシステムのよう
にバースト状の信号を伝送する場合には、伝送効率の低
下を招かないように、レベル識別回路が各バースト信号
の先頭数ビット以内で正しくレベル識別を開始しなけれ
ばならない。
【０００７】図５に示すレベル識別回路では、負帰還が
抵抗１３〜１６とピーク値検出回路によって行われるの
で、ＡＴＣ動作の立ち上がりは高速である。しかしそれ
ゆえに、回路に位相補償を施さないと発振が生じる。し
たがって、ループ利得、位相余裕に注意を払わなければ
ならず、回路設計が簡単ではない。
抵抗１３〜１６とピーク値検出回路によって行われるの
で、ＡＴＣ動作の立ち上がりは高速である。しかしそれ
ゆえに、回路に位相補償を施さないと発振が生じる。し
たがって、ループ利得、位相余裕に注意を払わなければ
ならず、回路設計が簡単ではない。
【０００８】さらに、入力信号とその基準電位との間
に、予期せぬオフセット電圧がわずかでも生じると、識
別された信号の符号誤り特性が劣化するという問題点が
あった。
に、予期せぬオフセット電圧がわずかでも生じると、識
別された信号の符号誤り特性が劣化するという問題点が
あった。
【０００９】よってこの発明は、レベル識別動作の立ち
上がりが非常に高速で、レベル識別された出力信号のデ
ューティ歪みや符号誤りを生じることなくレベル識別設
計が容易なレベル識別回路を提供することを目的とす
る。
上がりが非常に高速で、レベル識別された出力信号のデ
ューティ歪みや符号誤りを生じることなくレベル識別設
計が容易なレベル識別回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】この発明のレベル識別回
路は、入力信号を受けて正および負の信号を出力する差
動増幅器と、正信号のピーク値を検出する第１のピーク
値検出手段と、負信号のピーク値を検出する第２のピー
ク値検出手段と、正信号と第２のピーク値検出手段によ
り検出された負信号ピーク値とを加算する第１の加算手
段と、負信号と第１のピーク値検出手段で検出された正
信号ピーク値とを加算する第２の加算手段と、第１の加
算手段の出力および第２の加算手段の出力に基づいてデ
ィジタルの”１”、”２”を確定する比較手段とを備え
て構成する。上記差動増幅器は、入力信号を増幅し、た
がいに振幅が等しく論理が反対の信号を正および負の信
号として出力するものであっても良い。
路は、入力信号を受けて正および負の信号を出力する差
動増幅器と、正信号のピーク値を検出する第１のピーク
値検出手段と、負信号のピーク値を検出する第２のピー
ク値検出手段と、正信号と第２のピーク値検出手段によ
り検出された負信号ピーク値とを加算する第１の加算手
段と、負信号と第１のピーク値検出手段で検出された正
信号ピーク値とを加算する第２の加算手段と、第１の加
算手段の出力および第２の加算手段の出力に基づいてデ
ィジタルの”１”、”２”を確定する比較手段とを備え
て構成する。上記差動増幅器は、入力信号を増幅し、た
がいに振幅が等しく論理が反対の信号を正および負の信
号として出力するものであっても良い。
【００１１】さらに、２つの加算手段の出力電圧を加算
手段にフィードバックする構成を有していても良い。
手段にフィードバックする構成を有していても良い。
【００１２】
【発明の実施の形態】この発明のレベル識別回路は、Ｐ
ＯＮシステムの光信号受信器において、バースト信号を
その先頭部分から、符号誤りを起こすことなくレベル識
別するレベル識別回路に適用することができる。図１
は、この発明の第１の実施形態にかかるレベル識別回路
の構成を示す回路図である。
ＯＮシステムの光信号受信器において、バースト信号を
その先頭部分から、符号誤りを起こすことなくレベル識
別するレベル識別回路に適用することができる。図１
は、この発明の第１の実施形態にかかるレベル識別回路
の構成を示す回路図である。
【００１３】図１において、レベル識別回路３０は、差
動増幅器３１、第１のピーク検出回路３２（第１のピー
ク検出手段）、第２のピーク検出回路３３（第２のピー
ク検出手段）、第１の加算回路３４（第１の加算手
段）、第２の加算回路３５（第２の加算手段）、比較器
３６（比較手段）、第１の基準電圧源３７、第２の基準
電圧源３８および電圧源３９から構成される。
動増幅器３１、第１のピーク検出回路３２（第１のピー
ク検出手段）、第２のピーク検出回路３３（第２のピー
ク検出手段）、第１の加算回路３４（第１の加算手
段）、第２の加算回路３５（第２の加算手段）、比較器
３６（比較手段）、第１の基準電圧源３７、第２の基準
電圧源３８および電圧源３９から構成される。
【００１４】入力信号Ｖinは差動増幅器３１に入力され
る。第１の基準電圧源３７は、入力信号に対するリファ
レンス電圧として差動増幅器３１に入力される。差動増
幅器３１の正出力は、第１の加算回路３４に接続される
とともに第１のピーク値検出回路３２にも接続される。
一方負出力は、第２の加算回路３５に接続されるととも
に第２のピーク値検出回路３３にも接続されている。
る。第１の基準電圧源３７は、入力信号に対するリファ
レンス電圧として差動増幅器３１に入力される。差動増
幅器３１の正出力は、第１の加算回路３４に接続される
とともに第１のピーク値検出回路３２にも接続される。
一方負出力は、第２の加算回路３５に接続されるととも
に第２のピーク値検出回路３３にも接続されている。
【００１５】第１のピーク値検出回路３２の出力は、第
２の加算回路３５に接続されている。また第２のピーク
値検出回路３３の出力は、第１の加算回路３４に接続さ
れる。第１の加算回路３４の出力は比較器３６の正入力
に接続され、第２の加算回路３５の出力は比較器３６の
負入力に接続される。
２の加算回路３５に接続されている。また第２のピーク
値検出回路３３の出力は、第１の加算回路３４に接続さ
れる。第１の加算回路３４の出力は比較器３６の正入力
に接続され、第２の加算回路３５の出力は比較器３６の
負入力に接続される。
【００１６】第２の基準電圧源３８は、加算演算の基準
電位を与えるため、第２の加算回路３５に接続されてい
る。また第１の加算回路３４には、第２の基準電圧源３
８に直列に接続された電圧源３９が接続されている。
電位を与えるため、第２の加算回路３５に接続されてい
る。また第１の加算回路３４には、第２の基準電圧源３
８に直列に接続された電圧源３９が接続されている。
【００１７】このように、第１の実施形態のレベル識別
回路３０は、入力信号を受けて正、負の信号を出力する
差動増幅器３１と、正、負信号のピーク値を検出する２
つのピーク値検出回路３２、３３と、正、負信号と負、
正信号ピーク値との加算を行う２つの加算回路３４、３
５と、加算回路３４、３５の出力を受けてディジタル
の”１”、”０”を確定する比較器３６とを備えた構成
となっている。
回路３０は、入力信号を受けて正、負の信号を出力する
差動増幅器３１と、正、負信号のピーク値を検出する２
つのピーク値検出回路３２、３３と、正、負信号と負、
正信号ピーク値との加算を行う２つの加算回路３４、３
５と、加算回路３４、３５の出力を受けてディジタル
の”１”、”０”を確定する比較器３６とを備えた構成
となっている。
【００１８】以下、上述のように構成されたレベル識別
回路３０の動作を説明する。図２は、レベル識別回路３
９の各信号および各電圧を示す波形図である。
回路３０の動作を説明する。図２は、レベル識別回路３
９の各信号および各電圧を示す波形図である。
【００１９】図１および図２において、レベル識別回路
３０に入力された信号Ｖinは差動増幅器３１によって増
幅される。これにより互いに振幅が等しく、論理が反対
の信号ＶdatapとＶdatanとが得られる。第１のピーク値
検出回路３２は、Ｖdatapのピーク値電位Ｖpk1を検出す
る。また第２のピーク値検出回路３３はＶdatanのピー
ク値電位Ｖpk2を検出する。ＶdatapとＶpk2は第１の加
算回路３４に入力され、Ｖref2＋Ｖoffを基準電位とし
てそれぞれ加え合わされる。
３０に入力された信号Ｖinは差動増幅器３１によって増
幅される。これにより互いに振幅が等しく、論理が反対
の信号ＶdatapとＶdatanとが得られる。第１のピーク値
検出回路３２は、Ｖdatapのピーク値電位Ｖpk1を検出す
る。また第２のピーク値検出回路３３はＶdatanのピー
ク値電位Ｖpk2を検出する。ＶdatapとＶpk2は第１の加
算回路３４に入力され、Ｖref2＋Ｖoffを基準電位とし
てそれぞれ加え合わされる。
【００２０】同様に、ＶdatanとＶpk1は第２の加算回路
３５に入力され、Ｖref2を基準電位としてそれぞれ加え
合わされる。第１の加算回路３４、第２の加算回路３５
の出力として得られる信号Ｖsum1、Ｖsum2は、互いに直
流レベルが２Ｖoffだけ異なり、論理が反対の信号であ
る。これらＶsum1、Ｖsum2を比較器３６の正入力、負入
力にそれぞれ入力すればレベル識別が行われ、論理レベ
ルの”１”、”０”が確定したディジタル出力信号Ｖou
tが得られる。
３５に入力され、Ｖref2を基準電位としてそれぞれ加え
合わされる。第１の加算回路３４、第２の加算回路３５
の出力として得られる信号Ｖsum1、Ｖsum2は、互いに直
流レベルが２Ｖoffだけ異なり、論理が反対の信号であ
る。これらＶsum1、Ｖsum2を比較器３６の正入力、負入
力にそれぞれ入力すればレベル識別が行われ、論理レベ
ルの”１”、”０”が確定したディジタル出力信号Ｖou
tが得られる。
【００２１】電圧源３９は、入力信号Ｖinが”０”連続
符号であった場合に、加算の基準レベルをシフトするこ
とによって、Ｖsum1をＶsum2に対して２Ｖoffだけ低く
し、出力信号Ｖoutの”０”を確定するための微小オフ
セット電圧Ｖoffを与えている。
符号であった場合に、加算の基準レベルをシフトするこ
とによって、Ｖsum1をＶsum2に対して２Ｖoffだけ低く
し、出力信号Ｖoutの”０”を確定するための微小オフ
セット電圧Ｖoffを与えている。
【００２２】ここで、第１の実施形態では、図２に示す
ように、差動増幅器３１の中点電位Ｖref2を基準電位と
して加算演算を行っている。しかし加算演算の基準電位
は必ずしも差動増幅器の出力中点である必要はなく、２
つの加算回路３４、３５のダイナミックレンジが許す限
りの任意の値を選ぶことができる。
ように、差動増幅器３１の中点電位Ｖref2を基準電位と
して加算演算を行っている。しかし加算演算の基準電位
は必ずしも差動増幅器の出力中点である必要はなく、２
つの加算回路３４、３５のダイナミックレンジが許す限
りの任意の値を選ぶことができる。
【００２３】以上説明したように、この第１の実施形態
によれば、入力信号を受けて正、負の信号を出力する差
動増幅器３１と、正、負信号のピーク値を検出する２つ
のピーク値検出回路３２、３３と、正、負信号と負、正
信号ピーク値との加算を行う２つの加算回路３４、３５
と、加算回路３４、３５の出力を受けてディジタルの”
１”、”０”を確定する比較器３６とを備えて構成され
ている。このように負帰還を用いずに、差動増幅器３
１、ピーク値検出回路３２、３３、加算回路３４、３
５、および比較器３６が直列に接続されている。これに
よりレベル識別動作の立ち上がりが非常に高速になり、
また設計が容易であるという効果が得られる。
によれば、入力信号を受けて正、負の信号を出力する差
動増幅器３１と、正、負信号のピーク値を検出する２つ
のピーク値検出回路３２、３３と、正、負信号と負、正
信号ピーク値との加算を行う２つの加算回路３４、３５
と、加算回路３４、３５の出力を受けてディジタルの”
１”、”０”を確定する比較器３６とを備えて構成され
ている。このように負帰還を用いずに、差動増幅器３
１、ピーク値検出回路３２、３３、加算回路３４、３
５、および比較器３６が直列に接続されている。これに
よりレベル識別動作の立ち上がりが非常に高速になり、
また設計が容易であるという効果が得られる。
【００２４】また、直流レベルを揃えた正、負の信号Ｖ
sum1およびＶsum2を比較器に入力するため、レベル識別
された出力信号Ｖoutのデューティー歪みがほとんどな
いという効果が得られる。さらに、この第１の実施形態
のレベル識別回路は、入力信号Ｖinと基準電位Ｖref1と
のオフセット電圧が大きくても符号誤りを生じることな
くレベル識別が可能である。
sum1およびＶsum2を比較器に入力するため、レベル識別
された出力信号Ｖoutのデューティー歪みがほとんどな
いという効果が得られる。さらに、この第１の実施形態
のレベル識別回路は、入力信号Ｖinと基準電位Ｖref1と
のオフセット電圧が大きくても符号誤りを生じることな
くレベル識別が可能である。
【００２５】次に、第２の実施形態について説明する。
図３において、レベル識別回路４０は、差動増幅器４
１、第１のピーク検出回路４２（第１のピーク検出手
段）、第２のピーク検出回路４３（第２のピーク検出手
段）、第１の加算回路４４（第１の加算手段）、第２の
加算回路４５（第２の加算手段）、比較器４６（比較手
段）、第１の基準電圧源４７、第２の基準電圧源４８を
有する。さらに、第１の電圧検出器５１（第１の電圧検
出手段）、第２の電圧検出器５２（第２の電圧検出手
段）、差動増幅器５３、および演算増幅器５４を有す
る。
図３において、レベル識別回路４０は、差動増幅器４
１、第１のピーク検出回路４２（第１のピーク検出手
段）、第２のピーク検出回路４３（第２のピーク検出手
段）、第１の加算回路４４（第１の加算手段）、第２の
加算回路４５（第２の加算手段）、比較器４６（比較手
段）、第１の基準電圧源４７、第２の基準電圧源４８を
有する。さらに、第１の電圧検出器５１（第１の電圧検
出手段）、第２の電圧検出器５２（第２の電圧検出手
段）、差動増幅器５３、および演算増幅器５４を有す
る。
【００２６】入力信号Ｖinは差動増幅器４１に入力され
る。第１の基準電圧源４７は、入力信号に対するリファ
レンス電圧として差動増幅器４１に入力される。差動増
幅器４１の正出力は、第１の加算回路４４に接続される
とともに第１のピーク値検出回路４２にも接続される。
一方負出力は、第２の加算回路４５に接続されるととも
に第２のピーク値検出回路４３にも接続されている。
る。第１の基準電圧源４７は、入力信号に対するリファ
レンス電圧として差動増幅器４１に入力される。差動増
幅器４１の正出力は、第１の加算回路４４に接続される
とともに第１のピーク値検出回路４２にも接続される。
一方負出力は、第２の加算回路４５に接続されるととも
に第２のピーク値検出回路４３にも接続されている。
【００２７】第１のピーク値検出回路４２の出力は、第
２の加算回路４５に接続されている。また第２のピーク
値検出回路４３の出力は、第１の加算回路４４に接続さ
れる。第１の加算回路４４の出力は比較器４６の正入力
に接続され、第２の加算回路４５の出力は比較器４６の
負入力に接続される。
２の加算回路４５に接続されている。また第２のピーク
値検出回路４３の出力は、第１の加算回路４４に接続さ
れる。第１の加算回路４４の出力は比較器４６の正入力
に接続され、第２の加算回路４５の出力は比較器４６の
負入力に接続される。
【００２８】第１の加算回路４４の出力は、第１の電圧
検出器５１にも接続されている。同様に、第２の加算回
路４５の出力は、第２の電圧検出器５２にも接続されて
いる。第１の電圧検出器５１の出力は比較器５３の負入
力に、第２の電圧検出器５２の出力は差動増幅器５３の
正入力に、それぞれ接続されている。差動増幅器５３の
出力は演算増幅器５４の一方の入力に接続されている。
検出器５１にも接続されている。同様に、第２の加算回
路４５の出力は、第２の電圧検出器５２にも接続されて
いる。第１の電圧検出器５１の出力は比較器５３の負入
力に、第２の電圧検出器５２の出力は差動増幅器５３の
正入力に、それぞれ接続されている。差動増幅器５３の
出力は演算増幅器５４の一方の入力に接続されている。
【００２９】第２の基準電圧源４８は、Ｖsum1とＶsum2
との間にオフセット電圧を与えるため、演算増幅器５４
のもう一方の入力に接続されている。演算増幅器５４の
正出力は第１の加算回路４４に、負出力は第２の加算回
路４５に、それぞれ接続されている。
との間にオフセット電圧を与えるため、演算増幅器５４
のもう一方の入力に接続されている。演算増幅器５４の
正出力は第１の加算回路４４に、負出力は第２の加算回
路４５に、それぞれ接続されている。
【００３０】このように、第２の実施形態のレベル識別
回路４０は、入力信号を受けて正、負の信号を出力する
差動増幅器４１と、正、負信号のピーク値を検出する２
つのピーク値検出回路４２、４３と、正、負信号と負、
正信号ピーク値との加算を行う２つの加算回路４４、４
５と、加算回路４４、４５の出力を受けてディジタル
の”１”、”０”を確定する比較器４６とを有してい
る。さらに、２つの加算回路４４、４５の出力電圧を検
出する電圧検出器５１、５２と、これらの電圧検出器の
出力を受けてフィードバックのための電圧を生成する差
動増幅器５３と、２つの加算回路にフィードバック電圧
を与える演算増幅器５４とを有している。
回路４０は、入力信号を受けて正、負の信号を出力する
差動増幅器４１と、正、負信号のピーク値を検出する２
つのピーク値検出回路４２、４３と、正、負信号と負、
正信号ピーク値との加算を行う２つの加算回路４４、４
５と、加算回路４４、４５の出力を受けてディジタル
の”１”、”０”を確定する比較器４６とを有してい
る。さらに、２つの加算回路４４、４５の出力電圧を検
出する電圧検出器５１、５２と、これらの電圧検出器の
出力を受けてフィードバックのための電圧を生成する差
動増幅器５３と、２つの加算回路にフィードバック電圧
を与える演算増幅器５４とを有している。
【００３１】以下、電圧検出器５１、５２について説明
する。図３では、加算回路４４、４５は簡単のために１
出力として示しているが、たとえば一方を正出力、他方
をインバーターを介した負出力とした２出力構成とする
ことができる。具体的には、たとえば加算回路４４は、
Ｖsum1と反転Ｖsum1とを出力することになる。これらの
出力の中点電位を抵抗分割などの手法で取り出し、この
中点電位を差動増幅器に与える構成が考えられる。
する。図３では、加算回路４４、４５は簡単のために１
出力として示しているが、たとえば一方を正出力、他方
をインバーターを介した負出力とした２出力構成とする
ことができる。具体的には、たとえば加算回路４４は、
Ｖsum1と反転Ｖsum1とを出力することになる。これらの
出力の中点電位を抵抗分割などの手法で取り出し、この
中点電位を差動増幅器に与える構成が考えられる。
【００３２】あるいは、加算回路４４、４５は単純な１
出力の回路とし、電圧検出器として一般的なボトム値検
出回路を適用することもできる。このボトム値検出回路
の検出出力を、差動増幅器に与える。
出力の回路とし、電圧検出器として一般的なボトム値検
出回路を適用することもできる。このボトム値検出回路
の検出出力を、差動増幅器に与える。
【００３３】前者の構成であると、２つの加算器の間の
ＤＣバイアス点の誤差（温度変化などによる）影響を受
けることなく、安定したＶoffset（Ｖsum1とＶsum2との
差）を比較器４６に与えることができる。後者の構成で
あれば、２つの加算回路間のＤＣバイアス点の誤差ばか
りでなく、それらの利得の誤差や、加算回路以前の回路
要素の誤差をも受けることのない、より安定したＶoffs
etを得ることができる。
ＤＣバイアス点の誤差（温度変化などによる）影響を受
けることなく、安定したＶoffset（Ｖsum1とＶsum2との
差）を比較器４６に与えることができる。後者の構成で
あれば、２つの加算回路間のＤＣバイアス点の誤差ばか
りでなく、それらの利得の誤差や、加算回路以前の回路
要素の誤差をも受けることのない、より安定したＶoffs
etを得ることができる。
【００３４】第２の実施形態では、２つの加算回路の出
力電圧を差動増幅器５３に入力し、差動増幅器５３の出
力を演算増幅器５４に与えている。電圧源４８は、Ｖsu
m1とＶsum2との間にオフセット電圧を与えるための基準
電位を与える。演算増幅器５４は、Ｖoffと、反転Ｖoff
との２つを出力する。Ｖoffは第１の加算回路４４に与
えられ、反転Ｖoffは第２の加算回路４５に与えられ
る。このフィードバックは、入力信号Ｖinが”０”連続
符号であった場合に加算の基準レベルをシフトすること
によって、出力信号Ｖoutの”０”を確定するための微
小オフセット電圧となる。このように、入力Ｖinが零で
あっても安定した動作を得られる。
力電圧を差動増幅器５３に入力し、差動増幅器５３の出
力を演算増幅器５４に与えている。電圧源４８は、Ｖsu
m1とＶsum2との間にオフセット電圧を与えるための基準
電位を与える。演算増幅器５４は、Ｖoffと、反転Ｖoff
との２つを出力する。Ｖoffは第１の加算回路４４に与
えられ、反転Ｖoffは第２の加算回路４５に与えられ
る。このフィードバックは、入力信号Ｖinが”０”連続
符号であった場合に加算の基準レベルをシフトすること
によって、出力信号Ｖoutの”０”を確定するための微
小オフセット電圧となる。このように、入力Ｖinが零で
あっても安定した動作を得られる。
【００３５】したがって、このようなレベル識別回路
を、ＰＯＮシステムのように、バースト信号を伝送する
光通信において、信号レベルが各タイムスロットごとに
変動する光信号を受信する受信器に適用して好適であ
る。また、ＴＤＭＡ方式によるＬＡＮシステムの信号受
信器等に適用でき、さらに、バースト信号に限らず、２
値のディジタル信号を受信するすべての受信器に適用す
ることができる。
を、ＰＯＮシステムのように、バースト信号を伝送する
光通信において、信号レベルが各タイムスロットごとに
変動する光信号を受信する受信器に適用して好適であ
る。また、ＴＤＭＡ方式によるＬＡＮシステムの信号受
信器等に適用でき、さらに、バースト信号に限らず、２
値のディジタル信号を受信するすべての受信器に適用す
ることができる。
【００３６】なお、上記レベル識別回路を構成する差動
増幅器や検出回路、加算回路等の種々、基準電圧値およ
びオフセット値、また信号レベルなどは前述した実施形
態に限られないことは言うまでもない。
増幅器や検出回路、加算回路等の種々、基準電圧値およ
びオフセット値、また信号レベルなどは前述した実施形
態に限られないことは言うまでもない。
【００３７】
【発明の効果】この発明にかかるレベル識別回路によれ
ば、レベル識別動作の立ち上がりが非常に高速で、レベ
ル識別された出力信号のデューティー歪みや符号誤りを
生じることなくレベル識別設計が容易なレベル識別回路
が実現できる。
ば、レベル識別動作の立ち上がりが非常に高速で、レベ
ル識別された出力信号のデューティー歪みや符号誤りを
生じることなくレベル識別設計が容易なレベル識別回路
が実現できる。
【図１】この発明の第１の実施形態にかかるレベル識別
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】第１の実施形態のレベル識別回路の各信号およ
び各電圧を示す波形図である。
び各電圧を示す波形図である。
【図３】この発明の第２の実施形態にかかるレベル識別
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図４】従来のレベル識別回路の構成を示す回路図であ
る。
る。
【図５】ＰＯＮシステムの概要を示す図である。
３０、４０・・・レベル識別回路 ３１、４１・・・差動増幅器 ３２、４２・・・第１のピーク値検出回路 ３３、４３・・・第２のピーク値検出回路 ３４、４４・・・第１の加算手段 ３５、４５・・・第２の加算手段 ３６、４６・・・比較器 ３７、４７・・・第１の基準電圧源 ３８、４８・・・第２の基準電圧源 ３９・・・・・・電圧源 ５１、５２・・・電圧検出器 ５３・・・・・・比較器 ５４・・・・・・演算増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/26 10/28 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H03K 5/08 H04B 10/04 H04B 10/06 H04B 10/14 H04B 10/26 H04B 10/28 H03F 3/45
Claims (5)
- 【請求項１】 入力信号を受けて正および負の信号を出
力する差動増幅器と、前記正信号のピ−ク値を検出する
第1のピ−ク値検出手段と、前記負信号のピ−ク値を検
出する第２のピ−ク値検出手段と、前記正信号と前記第
２のピ−ク値検出手段により検出された負信号ピ−ク値
とを加算する第1の加算手段と、 前記負信号と前記第１のピ−ク値検出手段により検出さ
れた正信号ピ−ク値とを加算する第２の加算手段と、前
記第1及び第２の加算手段の各出力に基いてディジタル
の“１”、“０”を確定する比較手段とを有し、前記比
較手段がディジタルの“１”、“０”を確定する前、第
1及び第2の論理レベルのうち一方の論理レベルにおけ
る、前記第1および第2の加算手段の各出力の電圧レベル
が不一致であり、この不一致は、前記第1及び第2の加算
手段の加算の基準レベルをシフトすることによって行わ
れることを特徴とするレベル識別回路。 - 【請求項２】前記差動増幅器は、入力信号を増幅し、互
いに振幅が等しく、論理レベルが反対の信号を前記正お
よび負の信号として出力することを特徴とする請求項1
記載のレベル識別回路。 - 【請求項３】前記第1および第2の加算手段の各出力の電
圧レベルの不一致は、前記入力信号が“０”連続符号で
あった場合に行われることを特徴とする請求項1記載の
レベル識別回路。 - 【請求項４】前記第1及び第2の加算手段の加算の基準レ
ベルのシフトは、 前記第1の加算手段での加算時、第1の基準電位を用いる
ようにすること、前記第２の加算手段での加算時、前記
第1の基準電位より小さい第2の基準電位を用いるように
することを特徴とする請求項３記載のレベル識別回路。 - 【請求項５】入力信号を受けて正および負の信号を出力
する差動増幅器と、前記正信号のピ−ク値を検出する第
1のピ−ク値検出手段と、前記負信号のピ−ク値を検出
する第２のピ−ク値検出手段と、前記正信号と前記第２
のピ−ク値検出手 段により検出された負信号ピ−ク値と
を加算する第1の加算手段と、 前記負信号と前記第１のピ−ク値検出手段により検出さ
れた正信号ピ−ク値とを加算する第２の加算手段と、前
記第1及び第２の加算手段の各出力に基いてディジタル
の“１”、“０”を確定する比較手段と、前記第1およ
び第2の加算手段の出力をそれぞれ与えられる電圧検出
手段と、前記電圧検出手段の検出値をもとにフィ−ドバ
ック電圧を可変する手段と、前記フィ−ドバック電圧を
前記第1および第2の加算手段にフィ−ドバックする手段
とを備え、前記比較手段がディジタルの“１”、“０”
を確定する前、第1及び第2の論理レベルのうち一方の論
理レベルにおける、前記第1および第2の加算手段の各出
力の電圧レベルが不一致であり、この不一致は、前記第
1及び第2の加算手段の加算の基準レベルをシフトするこ
とによって行われることを特徴とするレベル識別回路。
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|---|---|---|---|
| JP04407397A JP3340341B2 (ja) | 1996-10-03 | 1997-02-27 | レベル識別回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-262624 | 1996-10-03 | ||
| JP26262496 | 1996-10-03 | ||
| JP04407397A JP3340341B2 (ja) | 1996-10-03 | 1997-02-27 | レベル識別回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10163828A JPH10163828A (ja) | 1998-06-19 |
| JP3340341B2 true JP3340341B2 (ja) | 2002-11-05 |
Family
ID=26383921
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04407397A Expired - Fee Related JP3340341B2 (ja) | 1996-10-03 | 1997-02-27 | レベル識別回路 |
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| JP3514993B2 (ja) * | 1998-12-10 | 2004-04-05 | 日本オプネクスト株式会社 | 光受信回路及び当該回路を用いた光モジュール |
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| WO2003077423A2 (en) | 2002-03-08 | 2003-09-18 | Quellan, Inc. | High speed analog-to-digital converter using a unique gray code having minimal bit transitions |
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