KR20000008998A

KR20000008998A - 출력버퍼 및 그의 버퍼링 방법

Info

Publication number: KR20000008998A
Application number: KR1019980029135A
Authority: KR
Inventors: 한병훈; 안병권
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-07-20
Filing date: 1998-07-20
Publication date: 2000-02-15
Also published as: US6172516B1; KR100475046B1; CN1200514C; CN1247413A; JP2000059199A

Abstract

출력 버퍼 및 그의 버퍼링 방법이 개시된다. 입력 데이타를 버퍼링하고, 버퍼링된 입력 데이타를 출력 데이타로서 출력하는 이 출력 버퍼는, 입력 데이타를 서로 다른 2N개의 시간들 만큼 지연하고, 지연된 데이타들을 (여기서, T는 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 차이를 두고 하나씩 출력하는 제1 ∼ 제2N 지연 수단들 및 제1 ∼ 제2N 지연 수단들의 출력들에 응답하여 출력 데이타를 출력하는 데이타 출력 수단을 구비하는 것을 특징으로 한다.

Description

출력 버퍼 및 그의 버퍼링 방법

본 발명은 출력 버퍼에 관한 것으로서, 특히, 집적회로에 사용될 수 있는 출력 버퍼 및 그 출력 버퍼의 버퍼링 방법에 관한 것이다.

이하, 종래의 출력 버퍼를 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 1은 종래의 출력 버퍼를 설명하기 위한 도면으로서, 인버터(12), NAND 게이트(14), NOR 게이트(16), PMOS 및 NMOS 트랜지스터들(MP0 및 MN0)로 구성되는 출력 버퍼(10)와 출력단(20)으로 구성된다.

집적 회로에 사용되는 도 1에 도시된 출력 버퍼(10)는 "고" 또는 "저" 논리 레벨을 갖는 입력 데이타(D)를 일정한 시간동안 지연하여 출력단(20)으로 제공하는 역할을 한다. 일반적으로, 출력 버퍼(10)는, "저" 논리 레벨의 출력 인에이블 신호(OEB)에 응답하여 인에이블되어, 입력 데이타(D)가 "고" 논리 레벨일 때 풀-업(pull-up) 트랜지스터(MP0)를 이용하여 출력단(20)의 부하 커패시터(미도시)에 소싱(sourcing) 전류를 공급하여 부하 커패시터를 충전시킴으로써 출력단(20)의 전위를 높이고, 입력 데이타(D)가 "저" 논리 레벨일 때 출력단(20)의 부하 커패시터(미도시)에 충전된 싱킹(sinking) 전류를 풀-다운(pull-down) 트랜지스터(MN0)를 이용하여 방전시킴으로써 출력단(20)의 전위를 낮추는 역할을 한다.

이 때, 출력단(20)의 부하(미도시)를 충분히 구동하기 위하여 전술한 출력 버퍼(10)의 풀-업 및 풀-다운 트랜지스터들(MP0 및 MN0)에, 도 1에 도시된 출력 버퍼(10)가 사용되는 시스템내의 다른 회로들에 비교하여, 상대적으로 많은 량의 전류가 흐르게 된다. 그러나, 이 전류가 전원(V_DD) 및 접지(V_SS)핀의 본딩 와이어(bonding wire) 및 리드 인덕턴스(lead inductance)를 지나면서 다음 수학식 1과 같은 유도 기전력[V(t)]을 발생시키게 된다.

여기서, L은 인덕턴스를 나타내고, i는 출력단(20)의 부하에 공급되는 전류를 나타낸다. 이 때, 유도 기전력에 의해 접지 전위(또는, 기준 전압)(V_SS)가 바운싱(bouncing)하게 된다. 즉, 종래의 출력 버퍼는 이러한 유도 기전력에 의해 그라운드 바운싱을 발생시키는 문제점이 있었다. 더욱이, 수학식 1로부터 알 수 있듯이, 총 인덕턴스 량이 클수록 또는 시간에 따른 전류의 변화량이 클수록 그라운드 바운싱 현상을 더욱 두드러진다.

특히, 반도체 기술이 발전하고, 시스템의 동작 속도가 점차 높아짐에 따라 하나의 출력 버퍼(10)가 구동하여야 하는 부하의 량은 점차 늘어나고, 그 구동 속도도 점차 빨라지는 추세에 있다. 이로 인해, 그라운드 바운싱 및 출력단(20)과 출력 버퍼(10)의 임피던스 부정합에 의해 버퍼링된 신호(OUT)의 잡음이 증가하고, 왜곡이 심해지는 문제점들이 있다.

본 발명이 이루고자 하는 기술적 과제는, 버퍼링된 데이타의 잡음 및 왜곡을 줄일 수 있고, 고속으로 동작할 수 있는 출력 버퍼를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 출력 버퍼에서 데이타를 버퍼링하는 출력 버퍼의 버퍼링 방법을 제공하는 데 있다.

도 1은 종래의 출력 버퍼를 설명하기 위한 도면이다.

도 2는 본 발명에 출력 버퍼의 개략적인 블럭도이다.

도 3은 도 2에 도시된 출력 버퍼의 본 발명에 의한 바람직한 일실시예의 회로이다.

도 4 (a) ∼ (f)들은 도 3에 도시된 각 부의 파형도들이다.

도 5는 도 3에 도시된 데이타 입력부 및 제1 ∼ 제4 지연부들의 본 발명에 의한 바람직한 일실시예의 회로도이다.

도 6은 도 2에 도시된 장치에서 수행되는 본 발명에 의한 버퍼링 방법을 설명하기 위한 플로우차트이다.

상기 과제를 이루기 위해, 입력 데이타를 버퍼링하고, 버퍼링된 상기 입력 데이타를 출력 데이타로서 출력하는 본 발명에 의한 출력 버퍼는, 상기 입력 데이타를 서로 다른 2N(여기서, N은 2이상의 정수)개의 시간들 만큼 지연하고, 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 차이를 두고 하나씩 출력하는 제1 ∼ 제2N 지연 수단들 및 상기 제1 ∼ 상기 제2N 지연 수단들의 출력들에 응답하여 상기 출력 데이타를 출력하는 데이타 출력 수단으로 구성되는 것이 바람직하다.

또는, 입력 데이타를 버퍼링하고, 버퍼링된 입력 데이타를 출력 데이타로서 출력하는 본 발명에 의한 출력 버퍼는, 출력 인에이블 신호에 응답하여 인에이블되어, 상기 입력 데이타를 반전하고, 반전된 상기 입력 데이타를 출력하는 데이타 입력 수단과, 상기 반전된 입력 데이타를 서로 다른 제1, 제2, 제3 및 제4 소정 시간들 동안 지연하고, 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 간격으로 하나씩 출력하는 제1, 제2, 제3 및 제4 지연 수단들과, 상기 제1 및 상기 제2 지연 수단의 출력들에 응답하여 각각 턴 온되며, 각각은 공급 전압과 상기 출력 데이타 사이에 연결되는 소스 및 드레인을 갖는 제1 및 제2 풀-업 트랜지스터들 및 상기 제3 및 상기 제4 지연 수단들의 출력들에 응답하여 각각 턴 온되며, 각각은 상기 출력 데이타와 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제1 및 제2 풀-다운 트랜지스터들로 구성되는 것이 바람직하다.

상기 다른 과제를 이루기 위해, 입력 데이타를 버퍼링하고, 버퍼링된 입력 데이타를 출력 데이타로서 출력하는 출력 버퍼의 본 발명에 의한 버퍼링 방법은, 상기 입력 데이타를 서로 다른 2N개의 시간들로 지연하고, 지연된 제1 ∼ 제2N 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 간격으로 발생하는 단계와, 상기 입력 데이타가 제1 논리 레벨에서 상기 제1 논리 레벨과 상보적인 제2 논리 레벨로 전이하는가를 판단하는 단계와, 상기 입력 데이타가 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 상기 제1, 제2, 제3, ... 및 제2N 지연된 데이타들에 상응하여 상기 출력 데이타를 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 간격으로 서서히 전이시키는 단계 및 상기 입력 데이타가 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 상기 제2N, 제2N-1, 제2N-2, ... 및 제1 지연된 데이타들에 상응하여 상기 출력 데이타를 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 간격으로 서서히 전이시키는 단계로 이루어지는 것이 바람직하다.

이하, 본 발명에 의한 출력 버퍼의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 출력 버퍼의 개략적인 블럭도로서, 반전부(30), 제1 지연부(32), ..., 제N 지연부(34), 제N+1 지연부(36), ... 및 제2N 지연부(38) 및 제1 ∼ 제N PMOS 트랜지스터들(MP1 ∼ MPN)과 제1 ∼ 제N NMOS 트랜지스터들(MN1 ∼ MNN)로 구성되는 데이타 출력부(40)로 구성된다.

도 2에 도시된 반전부(30)는 입력 데이타(D)를 반전하고, 반전된 입력 데이타를 제1 ∼ 제2N 지연부(32, ... 34, 36, ... 및 38)로 각각 출력한다. 이 때, 반전부(30)는 출력 인에이블 신호(OEB)에 응답하여 인에이블된 후에, 입력 데이타(D)를 반전할 수 있다. 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38)은 입력 데이타(D)를 서로 다른 2N(여기서, N은 2이상의 정수)개의 시간들 만큼 지연하고, 지연된 데이타들을 (여기서, T는 출력단자 OUT를 통해 출력되는 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간차를 두고 하나씩 데이타 출력부(40)로 출력한다. 즉, 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38)은 반전된 입력 데이타를 서로 다른 시간들로 지연하며, 지연된 데이타들중 하나를 의 시간 간격을 두고 데이타 출력부(40)로 출력된다. 여기서, 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38) 각각은 후술되는 바와 같이 직렬 연결되는 두개의 인버터들로 구성될 수 있다. 이 때, 각 인버터는 상보형 모스(CMOS) 트랜지스터로 구현되며, 2N개의 서로 다른 시간들은 CMOS 트랜지스터들 각각의 외형비를 변화시켜 조정된다. 즉, 인버터를 구성하는 CMOS 트랜지스터에는 PMOS 트랜지스터와 NMOS 트랜지스터가 마련되어 있으며, PMOS 트랜지스터의 외형비와 NMOS 외형비를 다르게 하면, PMOS 트랜지스터가 턴 온되는가 아니면 NMOS 트랜지스터가 턴 온되는가에 따라 각 지연부에서 데이타가 지연되는 시간이 달라지게 된다. 따라서, 입력 데이타(D)가 "고" 논리 레벨에서 "저" 논리 레벨로 변하는가 "저" 논리 레벨에서 "고" 논리 레벨로 변하는가에 따라 풀-업 및 풀-다운 트랜지스터들(MP1, ..., MPN, MN1, ... 및 MNN)의 동작 순서가 바뀌게 된다.

한편, 데이타 출력부(40)는 제1 ∼제2N 지연부(32, ..., 34, 36, ... 및 38)들의 출력들에 응답하여 출력단자 OUT를 통해 출력 데이타를 출력단(미도시)으로 출력한다. 이를 위해, 데이타 출력부(40)는 도 2에 도시된 바와 같이, 제1 ∼ 제N 풀-업 트랜지스터들(MP1, ... 및 MPN)과 제1 ∼ 제N 풀-다운 트랜지스터들(MN1, ... 및 MNN)로 구성될 수 있다. 제1 ∼ 제N 풀-업 트랜지스터들(MP1, ... 및 MPN) 각각은, 제1 ∼ 제N 지연부들(32, ... 및 34)의 출력들중 해당하는 출력에 응답하여 턴 온되고, 공급 전원(V_DD)과 출력 데이타(OUT) 사이에 연결되는 소스 및 드레인을 갖는 PMOS 트랜지스터로 구현될 수 있다. 즉, 제1 풀-업 트랜지스터(MP1)는 제1 지연부(32)에서 지연된 데이타에 응답하여 동작하고, 제N 풀-업 트랜지스터(MPN)는 제N 지연부(340에서 지연된 데이타에 응답하여 동작한다. 따라서, 제1 ∼ 제N 풀-업 트랜지스터들(MP1, ... 및 MPN)중 하나는 도 1에 도시된 풀-업 트랜지스터(MP0)에 해당하고, 도 2에 도시된 나머지 풀-업 트랜지스터들은 빠른 시간내에 많은 량의 소싱 전류를 출력단(미도시)으로 제공하기 위한 역할을 한다.

또한, 제1 ∼ 제N 풀-다운 트랜지스터들(MN1, ... 및 MNN) 각각은, 제N+1 ∼ 제2N 지연부들(36, ... 및 38)의 출력들중 해당하는 출력에 응답하여 턴 온되고, 출력 데이타와 기준 전압(V_SS) 사이에 연결되는 드레인 및 소스를 갖는 NMOS 트랜지스터로 구현될 수 있다. 즉, 제1 풀-다운 트랜지스터(MN1)는 제N+1 지연부(36)에서 지연된 데이타에 응답하여 동작하고, 제N 풀-다운 트랜지스터(MNN)는 제2N 지연부(38)에서 지연된 데이타에 응답하여 동작한다. 따라서, 제1 ∼ 제N 풀-다운 트랜지스터들(MN1, ... 및 MNN)중 하나는 도 1에 도시된 풀-다운 트랜지스터(MN0)에 해당하고, 도 2에 도시된 나머지 풀-다운 트랜지스터들은 출력단(미도시)으로부터 제공되는 많은 량의 싱크 전류를 빠른 시간내에 방전시키기 위한 역할을 한다.

여기서, 도 2에 도시된 출력 버퍼는 반전부(30)를 마련하지 않을 수도 있다. 즉, 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38)은 입력 데이타(D)를 직접 입력하여 서로 다른 시간들로 지연하고, 지연된 입력 데이타들중 하나를 데이타 출력부(40)로 출력한다. 이 경우, 도 2에 도시된 바와 달리, 데이타 출력부(40)의 풀-업 트랜지스터들 각각은 NMOS 트랜지스터로 구현되고, 풀-다운 트랜지스터들 각각은 PMOS 트랜지스터로 구현된다. 그러나, 출력단자 OUT를 통해 출력되는 출력 데이타의 스윙(swing) 폭이 도 2에 도시된 출력 버퍼로부터 출력되는 출력 데이타의 출력 스윙폭보다 작기 때문에, 공급 전압(V_DD)의 레벨이 커야 한다.

도 2에 도시된 전술한 본 발명에 의한 출력 버퍼의 동작의 이해를 돕기 위해, N=2라 가정한다.

도 3은 도 2에 도시된 출력 버퍼의 본 발명에 의한 바람직한 일실시예의 회로도로서, 인버터(52), NAND 게이트(54) 및 NOR 게이트(56)로 구성되는 데이타 입력부(50), 인버터들(62 및 64)로 구성되는 제1 지연부(82), 인버터들(66 및 68)로 구성되는 제2 지연부(84), 인버터들(70 및 72)로 구성되는 제3 지연부(86), 인버터들(74 및 76)로 구성되는 제4 지연부(88), 제1 및 제2 풀-업 트랜지스터들(MP1 및 MP2)과 제1 및 제2 풀-다운 트랜지스터들(MN1 및 MN2)로 구성되는 데이타 출력부(80)로 구성된다.

도 4 (a) ∼ (f)들은 도 3에 도시된 각 부의 파형도들로서, 도 4 (a)는 입력 데이타(D)의 파형도를 나타내고, 도 4 (b)는 출력단자 OUT를 통해 출력되는 출력 데이타의 파형도를 나타내고, 도 4 (c)는 제1 지연부(82)로부터 출력되는 데이타(D)의 파형도를 나타내고, 도 4 (d)는 제2 지연부(84)로부터 출력되는 데이타(B)의 파형도를 나타내고, 도 4 (e)는 제3 지연부(86)로부터 출력되는 데이타(C)의 파형도를 나타내고, 도 4 (f)는 제4 지연부(88)로부터 출력되는 데이타(A)의 파형도를 각각 나타낸다.

도 3에 도시된 데이타 입력부(50), 제1 ∼ 제4 지연부들(82, 84, 86 및 88) 및 데이타 출력부(80)는 도 2에 도시된 반전부(30), 제1 ∼ 제4 지연부들 및 데이타 출력부(40)와 각각 동일한 기능을 수행한다. 그러나, 전술한 가정에서와 같이, N=2이므로, 도 3에 도시된 출력 버퍼는 단지 4개의 지연부들과 두개의 풀-업 및 풀-다운 트랜지스터들만을 채용하였다.

도 3에 도시된 데이타 입력부(50)는 출력 인에이블 신호(OEB)에 응답하여 인에이블되어, 도 4 (a)에 도시된 입력 데이타(D)를 반전하고, 반전된 입력 데이타를 제1, 제2, 제3 및 제4 지연부들(82, 84, 86 및 88)로 출력하며, 이를 위해 도 1에 도시된 출력 버퍼와 동일한 구조를 갖는다. 즉, 데이타 입력부(50)의 인버터(52)는 출력 인에이블 신호(OEB)를 반전하여 NAND 게이트(54)로 출력하고, NAND 게이트(54)는 인버터(52)의 출력과 입력 데이타(D)를 반전 논리곱하고, 반전 논리곱한 결과를 제1 및 제2 지연부들(82 및 84)로 출력한다. NOR 게이트(56)는 입력 데이타(D)와 출력 인에이블 신호(OEB)를 반전 논리합하고, 반전 논리합한 결과를 제3 및 제4 지연부들(86 및 88)로 출력한다. 여기서, 데이타 입력부(50)가 인에이블되었을 때, NAND 게이트(54)로부터 출력되는 데이타의 레벨과 NOR 게이트(56)로부터 출력되는 데이타의 레벨은 항상 동일함을 알 수 있다.

예를 들어, "고" 논리 레벨의 출력 인에이블 신호(OEB)가 입력되면, 도 4 (b)에 도시된 바와 같이 출력단자 OUT를 통해 출력되는 출력 데이타는 "고" 임피던스 상태(90 또는 92)가 된다. 그러나, "저" 논리 레벨의 출력 인에이블 신호(OEB)가 입력되면, 도 3에 도시된 출력 버퍼는 정상적으로 동작하여, 도 4 (b)에 도시된 바와 같이 "고" 논리 레벨에서 "저" 논리 레벨로 또는 "저" 논리 레벨에서 "고" 논리 레벨로 서서히 변하는 출력 데이타를 출력단자 OUT를 통해 출력한다.

한편, 제1, 제2, 제3 및 제4 지연부들(82, 84, 86 및 88) 각각은 데이타 입력부(50)에서 반전된 입력 데이타를 서로 다른 제1, 제2, 제3 및 제4 소정 시간들 동안 지연하고, 지연된 데이타들을 의 시간 간격으로 하나씩 데이타 출력부(80)로 출력한다. 즉, 제1 지연부(82)는 NAND 게이트(54)에서 반전 논리곱한 결과를 인버터들(62 및 64)을 이용하여 제1 소정 시간(t₁)동안 지연하고, 도 4 (e)에 도시된 지연된 데이타(D)를 제1 풀-업 트랜지스터(MP1)의 게이트로 출력한다. 제2 지연부(84)는 NAND 게이트(54)에서 반전 논리곱한 결과를 인버터들(66 및 68)을 이용하여 제2 소정 시간(t₂)동안 지연하고, 도 4 (f)에 도시된 지연된 데이타(B)를 제2 풀-업 트랜지스터(MP2)의 게이트로 출력한다. 제3 지연부(86)는 NOR 게이트(56)에서 반전 논리곱한 결과를 인버터들(70 및 72)을 이용하여 제3 소정 시간(t₃)동안 지연하고, 도 4 (d)에 도시된 지연된 데이타(C)를 제1 풀-다운 트랜지스터(MP1)로 출력한다. 제4 지연부(88)는 NOR 게이트(56)에서 반전 논리곱한 결과를 인버터들(74 및 76)을 이용하여 제4 소정 시간(t₄)동안 지연하고, 도 4 (c)에 도시된 지연된 데이타(A)를 제2 풀-다운 트랜지스터(MP2)로 출력한다. 여기서, 입력 데이타(D)가 "고" 논리 레벨에서 "저" 논리 레벨로 전이될 때 t₁〈 t₃〈 t₂〈 t₄가 되고, 입력 데이타(D)가 "저" 논리 레벨에서 "고" 논리 레벨로 전이될 때 t₄〈 t₂〈 t₃〈 t₁가 되도록, 인버터들(62, 64, 66, 68, 70, 72, 74 및 76)에 포함되는 CMOS 트랜지스터들의 외형비를 조절할 수 있다.

예를 들어, 도 4 (a)에 도시된 바와 같이, "저" 논리 레벨의 출력 인에이블 신호(OEB)가 입력된다고 가정하자. 제1 ∼ 제4 지연부들(82, 84, 86 및 88)로부터 출력되는 데이타의 지연 시간 또는 출력 순서를, 입력 데이타(D)가 "고" 논리 레벨에서 "저" 논리 레벨로 전이하는 경우에, 살펴보면, 도 4 (e)에 도시된 제1 지연부(82)의 출력(D)이 먼저 "저" 논리 레벨에서 "고" 논리 레벨로 전이(94)된 다음, 도 4 (d)에 도시된 제3 지연부(86)의 출력(C)이 "저" 논리 레벨에서 "고" 논리 레벨로 전이(96)되고, 그 다음에 도 4 (f)에 도시된 제2 지연부(84)의 출력(B)이 "저" 논리 레벨에서 "고" 논리 레벨로 전이(98)된 후, 마지막으로 도 4 (c)에 도시된 제4 지연부(88)의 출력(A)이 "저" 논리 레벨에서 "고" 논리 레벨로 전이(100)된다. 즉, 제1 ∼ 제4 지연부들(82, 84, 86 및 88)은 D→C→B→A 순서로 (=t_d)시간 간격으로 하나씩 지연된 데이타를 데이타 출력부(80)로 출력한다.

그러나, 입력 데이타(D)가 "고" 논리 레벨에서 "저" 논리 레벨로 전이하는 경우에, 도 4 (c)에 도시된 제4 지연부(88)의 출력(A)이 먼저 "고" 논리 레벨에서 "저" 논리 레벨로 전이(102)된 다음, 도 4 (f)에 도시된 제2 지연부(84)의 출력(B)이 "고" 논리 레벨에서 "저" 논리 레벨로 전이(104)되고, 그 다음에 도 4 (d)에 도시된 제3 지연부(86)의 출력(C)이 "고" 논리 레벨에서 "저" 논리 레벨로 전이(106)된 후, 마지막으로 도 4 (e)에 도시된 제1 지연부(82)의 출력(D)이 "고" 논리 레벨에서 "저" 논리 레벨로 전이(108)된다. 즉, 제1 ∼ 제4 지연부들(82, 84, 86 및 88)은 A→B→C→D의 순서로 (=t_d)시간 간격으로 하나씩 지연된 데이타를 데이타 출력부(80)로 출력한다.

도 3에 도시된 데이타 출력부(80)의 제1 및 제2 풀-업 트랜지스터들(MP1 및 MP2)은 제1 및 제2 지연부들(82 및 84)의 출력들에 응답하여 각각 턴 온되며, 공급 전압(V_DD)과 출력단자 OUT를 통해 출력되는 출력 데이타 사이에 연결되는 소스 및 드레인을 각각 갖는다. 또한, 제1 및 제2 풀-다운 트랜지스터들(MN1 및 MN2)은 제3 및 제4 지연부들(86 및 88)의 출력들에 응답하여 각각 턴 온되며, 출력단자 OUT를 통해 출력되는 출력 데이타와 기준 전압(V_SS) 사이에 연결되는 드레인 및 소스를 각각 갖는다.

제1 ∼ 제4 지연부들(82, 84, 86 및 88)에서 지연되어 순차적으로 출력되는 지연된 데이타들에 상응하는 데이타 출력부(80)의 동작을 살펴본다. 예를 들어, 입력 데이타(D)가 "고" 논리 레벨일 때, 턴 온되어 있던 제1 풀-업 트랜지스터(MP1)가 턴 오프되어 소싱 전류가 낮아지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 한 단계 낮아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 오프되어 있던 제1 풀-다운 트랜지스터(MN1)가 턴 온되어 싱크 전류가 커지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 두 단계 낮아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 온되어 있던 제2 풀-업 트랜지스터(MP2)가 턴 오프되어 소싱 전류가 더욱 낮아지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 세 단계 낮아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 오프되어 있던 제2 풀-다운 트랜지스터(MN2)가 턴 온되어 싱크 전류가 커지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 네 단계 낮아진다. 결국, 도 4 (b)에 도시된 바와 같이, 출력단자 OUT를 통해 출력되는 출력 데이타의 레벨은 급격히 변하는 것이 아니라, 도 4 (b)에 도시된 바와 같이 소정 시간(t_d) 간격으로 서서히 낮아져서 수학식 1의 은 작아지도록 한다.

그러나, 도 4 (a)에 도시된 입력 데이타(D)가 다시 "저" 논리 레벨에서 "고" 논리 레벨로 전이될 때, 턴 온되어 있던 제2 풀-다운 트랜지스터(MN2)는 턴 오프되어 싱크 전류가 낮아지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 한 단계 높아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 오프되어 있던 제2 풀-업 트랜지스터(MN2)가 턴 온되어 소싱 전류가 커지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 두 단계 높아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 온되어 있던 제1 풀-다운 트랜지스터(MN1)가 턴 오프되어 싱크 전류가 더욱 낮아지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 세 단계 높아진다. 그 다음, 입력 데이타(D)가 "고" 논리 레벨일 때 턴 오프되어 있던 제1 풀-업 트랜지스터(MP1)가 턴 온되어 소싱 전류가 더욱 커지므로, 출력단자 OUT를 통해 출력되는 출력 데이타는 도 4 (b)에 도시된 바와 같이 레벨이 네 단계 낮아진다. 결국, 출력단자 OUT를 통해 출력되는 출력 데이타의 레벨은 급격히 변하는 것이 아니라, 도 4 (b)에 도시된 바와 같이 소정 시간(t_d) 간격으로 서서히 높아져서 수학식 1의 은 작아지도록 한다.

한편, 도 3에 도시된 제2 풀-업 트랜지스터(MP2)의 폭보다 제1 풀-업 트랜지스터(MP1)의 폭을 4.5∼ 5.5배만큼 크게 할 경우, 풀-업 트랜지스터들(MP1 및 MP2)이 온되었을 때, 소싱 전류의 량의 커진다. 또한, 도 3에 도시된 제1 풀-다운 트랜지스터(MN1)의 폭보다 제2 풀-다운 트랜지스터(MN2)의 폭을 4.5∼ 5.5배만큼 크게 할 경우, 풀-업 트랜지스터들(MN1 및 MN2)이 온되었을 때, 싱크 전류의 량의 커진다. 결국, 풀-업 트랜지스터들간의 폭과 풀-다운 트랜지스터들간의 폭을 조정함으로써, 도 3에 도시된 출력 버퍼의 스위칭 잡음(또는 그라운드 바운싱)이 최소화되거나 출력 버퍼가 고속으로 동작할 수 있다.

도 5는 도 3에 도시된 데이타 입력부(50) 및 제1 ∼ 제4 지연부들(82, 84, 86 및 88)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 데이타 입력부(110) 및 제1 ∼ 제4 지연부들(112)로 구성된다.

도 5에 도시된 데이타 입력부(110)는 PMOS 트랜지스터들(MP₁, MP₂, MP₃, MP₄, MP₅, MP₆및 MP₇)과 NMOS 트랜지스터들(MN₁, MN₂, MN₃, MN₄, MN₅, MN₆및 MN₇)로 구성되어 전달 지연 시간(propagation delay time)을 최소화하였다. 또한, 제1 ∼ 제4 지연부들(112)의 각 지연부를 구성하는 두개의 인버터들 각각은 CMOS 트랜지스터로 구현되어 전술한 바와 같이, NMOS 트랜지스터가 턴 온되었는가 또는 PMOS 트랜지스터가 턴 온되었는가에 따라 각각 지연 시간이 달라지도록 설정된 외형비를 갖는다.

예를 들어, 전달 지연 시간을 2㎱로 하고자 하는 경우, A→B→C→D 또는 D→C→B→A의 순서로 0.5㎱마다 하나씩 지연된 데이타가 제1 ∼ 지연부들(82, 84, 86 및 88)중 하나로부터 출력되도록 외형비를 설정하면 된다.

이하, 본 발명에 의한 출력 버퍼의 버퍼링 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 6은 도 2에 도시된 장치에서 수행되는 본 발명에 의한 버퍼링 방법을 설명하기 위한 플로우차트로서, 입력 데이타를 서로 다른 시간들로 지연하는 단계(제140 단계) 및 입력 데이타의 레벨 전이 방향에 따라 출력 데이타의 레벨을 서서히 전이시키는 단계(제142 ∼ 제146 단계)로 이루어진다.

도 6을 참조하면, 도 2에 도시된 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38)은 입력 데이타(D)를 서로 다른 2N개의 시간들로 지연하고, 지연된 제1 ∼ 제2N 지연된 데이타들을 의 시간 간격으로 발생한다(제140 단계). 제140 단계후에, 입력 데이타(D)가 제1 논리 레벨에서 제1 논리 레벨과 상보적인 제2 논리 레벨로 전이하는가 예를 들면 "고" 논리 레벨에서 "저" 논리 레벨로 전이하는가를 판단한다(제142 단계). 즉, 제1 ∼ 제2N 지연부들(32, ..., 34, 36, ... 및 38) 각각각을 구성하는 두개의 인버터들 각각을 위한 CMOS 트랜지스터의 NMOS 트랜지스터 또는 PMOS 트랜지스터가 입력 데이타의 레벨 전이에 따라 턴 온 또는 턴 오프된다.

만일, 입력 데이타가 "고" 논리 레벨에서 "저" 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 제1, 제2, 제3, ... 및 제2N 지연된 데이타들에 상응하여 출력단자 OUT를 통해 출력되는 출력 데이타를 도 4 (b)에 도시된 바와 같이 "고" 논리 레벨에서 "저" 논리 레벨로 t_d단위로 서서히 전이시킨다(제144 단계). 그러나, 입력 데이타(D)가 "저" 논리 레벨에서 "고" 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 제2N, 제2N-1, 제2N-2, ... 및 제1 지연된 데이타들에 상응하여 출력단자 OUT를 통해 출력되는 출력 데이타를 도 4 (b)에 도시된 바와 같이 "저" 논리 레벨에서 "고" 논리 레벨로 t_d단위로 서서히 전이시킨다(제146 단계).

이상에서 설명한 바와 같이, 본 발명에 의한 출력 버퍼 및 그의 버퍼링 방법은 각각 두개씩 채용한 풀-업 및 풀-다운 트랜지스터들을 순차적으로 동작시키고, 풀-업 및 풀-다운 트랜지스터들의 외형비와 전류 구동 능력을 차별화하여, 출력 전류의 갑작스런 변화를 방지하였다. 그러므로, 수학식 1의 가 줄어들어 그라운드 바운싱과, 버퍼링된 데이타의 잡음 및 왜곡을 최소화할 수 있고, 고속 동작이 요구될 때 신호 전달 특성을 개선시킬 수 있고, 전달 지연 시간을 원하는 대로 적절하게 조절할 수 있는 효과가 있다.

Claims

입력 데이타를 버퍼링하고, 버퍼링된 상기 입력 데이타를 출력 데이타로서 출력하는 출력 버퍼에 있어서,

상기 입력 데이타를 서로 다른 2N(여기서, N은 2이상의 정수)개의 시간들 만큼 지연하고, 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 차이를 두고 하나씩 출력하는 제1 ∼ 제2N 지연 수단들; 및

상기 제1 ∼ 상기 제2N 지연 수단들의 출력들에 응답하여 상기 출력 데이타를 출력하는 데이타 출력 수단을 구비하는 것을 특징으로 하는 출력 버퍼.
제1 항에 있어서, 상기 출력 버퍼는

상기 입력 데이타를 반전하고, 반전된 상기 입력 데이타를 상기 제1 ∼ 상기 제2N 지연 수단들로 출력하는 반전 수단을 더 구비하고,

상기 제1 ∼ 상기 제2N 지연 수단들 각각은 상기 반전된 입력 데이타를 서로 다른 2N개의 시간들 만큼 지연하고, 지연된 데이타들을 의 시간 차이를 두고 하나씩 상기 데이타 출력 수단으로 출력하는 것을 특징으로 하는 출력 버퍼.
제2 항에 있어서, 상기 데이타 출력 수단은

제1 ∼ 제N 풀-업 트랜지스터들; 및

제1 ∼ 제N 풀-다운 트랜지스터들을 구비하고,

상기 제1 ∼ 상기 제N 풀-업 트랜지스터들 각각은, 상기 제1 ∼ 상기 제N 지연 수단들의 출력들중 해당하는 출력에 응답하여 턴 온되고, 공급 전원과 상기 출력 데이타 사이에 연결되는 소스 및 드레인을 갖는 제1 모스(MOS) 트랜지스터이고,

상기 제1 ∼ 상기 제N 풀-다운 트랜지스터들 각각은, 상기 제N+1 ∼ 상기 제2N 지연 수단들의 출력들중 해당하는 출력에 응답하여 턴 온되고, 상기 출력 데이타와 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제2 MOS 트랜지스터인 것을 특징으로 하는 출력 버퍼.
제2 항 또는 제3 항에 있어서, 상기 반전 수단은 상기 입력 데이타를 출력 인에이블 신호에 응답하여 반전하고, 반전된 상기 입력 데이타를 상기 제1 ∼ 상기 제2N 지연 수단들로 출력하는 것을 특징으로 하는 출력 버퍼.
제1 항에 있어서, 상기 제1 ∼ 상기 제2N 지연 수단들 각각은 직렬 연결되는 두개의 인버터들을 구비하고, 상기 인버터는 상보형 모스(CMOS) 트랜지스터를 구비하고, 상기 2N개의 서로 다른 시간들은 상기 CMOS 트랜지스터들 각각의 외형비를 변화시켜 조정되는 것을 특징으로 하는 출력 버퍼.
입력 데이타를 버퍼링하고, 버퍼링된 입력 데이타를 출력 데이타로서 출력하는 출력 버퍼의 버퍼링 방법에 있어서,

상기 입력 데이타를 서로 다른 2N개의 시간들로 지연하고, 지연된 제1 ∼ 제2N 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 간격으로 발생하는 단계;

상기 입력 데이타가 제1 논리 레벨에서 상기 제1 논리 레벨과 상보적인 제2 논리 레벨로 전이하는가를 판단하는 단계;

상기 입력 데이타가 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 상기 제1, 제2, 제3, ... 및 제2N 지연된 데이타들에 상응하여 상기 출력 데이타를 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 간격으로 서서히 전이시키는 단계; 및

상기 입력 데이타가 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 전이되면, 순서대로 하나씩 발생되는 상기 제2N, 제2N-1, 제2N-2, ... 및 제1 지연된 데이타들에 상응하여 상기 출력 데이타를 상기 제2 논리 레벨에서 상기 제1 논리 레벨로 간격으로 서서히 전이시키는 단계를 구비하는 것을 특징으로 하는 출력 버퍼의 버퍼링 방법.
입력 데이타를 버퍼링하고, 버퍼링된 입력 데이타를 출력 데이타로서 출력하는 출력 버퍼에 있어서,

출력 인에이블 신호에 응답하여 인에이블되어, 상기 입력 데이타를 반전하고, 반전된 상기 입력 데이타를 출력하는 데이타 입력 수단;

상기 반전된 입력 데이타를 서로 다른 제1, 제2, 제3 및 제4 소정 시간들 동안 지연하고, 지연된 데이타들을 (여기서, T는 상기 출력 데이타의 레벨이 전이되기 위해 필요한 시간임)의 시간 간격으로 하나씩 출력하는 제1, 제2, 제3 및 제4 지연 수단들;

상기 제1 및 상기 제2 지연 수단의 출력들에 응답하여 각각 턴 온되며, 각각은 공급 전압과 상기 출력 데이타 사이에 연결되는 소스 및 드레인을 갖는 제1 및 제2 풀-업 트랜지스터들; 및

상기 제3 및 상기 제4 지연 수단들의 출력들에 응답하여 각각 턴 온되며, 각각은 상기 출력 데이타와 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제1 및 제2 풀-다운 트랜지스터들을 구비하는 것을 특징으로 하는 출력 버퍼.
제7 항에 있어서, 상기 제1 풀-업 트랜지스터 폭은 상기 제2 풀-업 트랜지스터의 폭의 소정수배 인것을 특징으로 하는 출력 버퍼.
제7 항에 있어서, 상기 제2 풀-다운 트랜지스터 폭은 상기 제1 풀-다운 트랜지스터 폭의 소정수배인 것을 특징으로 하는 출력 버퍼.