JPH0199320A - 出力バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、ＬＳＩの出力バッファ回路に関するもので
ある。

（従来の技術） 出力バッファ回路において、出力段ＰｃｈＴｒ　。

ＮｃｈＴｒとが同時に短絡状態になる瞬間が存在し、そ
の時、電源側からアース側に電流が流れ、電力消費され
る。これを解決するために、出力段ＰｃｈＴｒ　、　Ｎ
ｃｈＴｒとが同時に短絡状態にならない様に工夫されて
いる。

＠３図は、例えば特開昭５９−２０１５２４号公報に掲
載された出力バッファ回路の概略構成図である。

図において％回はＮＯＲ回路、＠はＮＡＮ　０回路、（
至）、α４及び（ト）はインバータ、（９）、αＱは出
力段のＰｃｈＴｒ　、　ＮｃｈＴｒをそれぞれ示す。

次に動作について説明する。

共通の入力信号（１）が論理ゲートＵ、ａａに入力した
時、図における信号線（８）、　（Ｂ）　、　（Ｑのタ
イミングチャートを第４図に示す。

入力信号（１）が”Ｌ”の時、論理ゲート（ロ）は入力
信号（りによって出力が決まるので、信号線（６）は、
”Ｌ”レベルにあＬ、論理ゲートαηは入力信号（１）
と信号線ＣＢ）によって決まるので、信号線（８）も”
Ｌ”レベルにある。

次に、入力信号（１）が”Ｌ”から”Ｈ″レベル変化し
た時、論理ゲート０は入力信号（１）によって決まＬ、
信号線（８）は”Ｈ”レベルに変化する。ただし、この
時、信号線（４）は論理ゲート（ロ）及びインバータ０
を通過するので、入力信号（１）の応答に遅延を生ずる
。

一方、論理ゲート四は信号線（ト）によってきまＬ、信
号線ＣＢ）も”Ｈ″レベルなる。ただし、この時、信号
線（６）は論理ゲート口及びインバータα４を通過する
ので、信号線入）の応答に遅延を生ずる。

結局、信号線β）は論理ゲート０．＠及びインバータＵ
、α４を通過する分だけ、入力信号（１）の応答に遅延
を生ずる。

更に、入力信号（１）がＨ”レベルからＬ”レベルに変
化した時、論理ゲート＠は入力信号（１）によって決ま
Ｌ、信号線の）は″Ｌ″レベルに変化する。ただし、こ
の時、信号線の）は論理ゲート（６）及びインバータα
尋を通過するので、入力信号（１）の応答に遅延を生ず
る。

一方、論理ゲート回は信号線［Ｆ］）によってきまＬ、
信号線（８）も”Ｌ”レベルとなる。ただし、この時、
信号線（８）は論理ゲートαＤ及びインバータΩを通過
するので、信号線の）の応答に遅延を生ずる。

結局、信号線間は論理ゲート（ロ）、Ｑａ及びインパー
タロ、β４を通過する分だけ、入力信号（１）の応答に
遅延を生ずる。

信号線０は、対称性により信号線（８）と同様の変化を
する。信号線（Ｑ及び信号線ＣＢ）は、それぞれ出力段
ＰｃｈＴｒ［９）　、　ＮｃｈＴｒＱＧの入力信号とな
っている。

第４図のタイミングチャートかられかる様に、信号線入
）及び信号線［Ｆ］）の遅延のため、出力段ＰｃｈＴｒ
［９１、ＮｃｈＴｒＱＧが同時に短絡することはない。

（発明が解決しようとする問題点〕 上記例の二つの論理ゲートによって遅延を起こさせる出
力バッファ回路では、論理ゲートｔａ、ａ３それぞれ４
Ｔｒ及びインパータロ、α４．（至）それぞれ２Ｔｒ及
びＰｃｈＴｒｔ９）　、　ＮｃｈＴｒＱＧによって形成
されているため、合計１６Ｔｒが必要となるのでレイア
ウト面積が大きくなるという問題があった。

今回の発明は、上記の様な問題点を解決するためになさ
れたもので、Ｔｒ数を減らして簡単化し、レイアウト面
積の小さい出力バッファ回路を得ることを目的とする。

（問題点を解決するための手段） この発明に係る出力バッファ回路は、論理的閾値電圧（
Ｖｔｈ）の異なる二つのインバータを手段として設けた
ものである。

（作用］ 本発明では、論理的閾値電圧（Ｖｔｈ）の異なる二つの
インバータによって、入力信号（１）の遅延を生じさせ
、出力段ＰｃｈＴｒ（９）　、　ＮｃｈＴｒＱＧが同時
に短絡することを防止する。

（発明の実施例〕 以下、本発明の実施例を図について説明する。

第１図は、この発明の一実施例による出力バッファ回路
の全体構成図である。（υ、　（３３、＋５）　、　（
７）　。

（９）はＰｃｈＴｒを示し、＋２１　、　（４１、＋６
１　、　＋８＞　、α〔はＮｃｈＴｒを示す。但し、Ｐ
ｃｈＴｒのβ、、ＮｃｈＴｒのβ。には次の様な関係が
ある。ＰｃｈＴｒｔｌ）とＰｃｈＴｒ（３）でβｐ１く
β９ｓ　、ＮｃｈＴｒ（２）とＮｃｈＴｒ（４）でβ１
１２〉βｎ４なる関係にある。又、ＰｃｈＴｒ（５）　
、　ＮｃｈＴｒ［６）及びＰｃｈＴｒ（７）　。

ＮｃｈＴｒ１８）のインバータは入力信号を整形するも
のであＬ、Ｐ　ｃｈ　Ｔｒ　（９）及びＮｃｈＴｒＱＱ
は出力段のものである。

次に、と記実施例の動作について説明する。

共通の入力信号（１）をＰｃｈＴｒｔｌＪ　、　Ｎｃｈ
Ｔｒ（２）　、　ＰｃｈＴｒ（３）　、　ＮｃｈＴｒＴ
４３に入力する時、図における信号線間、（Ｂ）のタイ
ミングチャートを第２図に示す。

入力信号（１）がＬ″の時、ＰｃｈＴｒｔｌｌ　、　（
３）はＯｎ状態にあＬ、インバータを介して信号線（８
）、信号線の）は共に”Ｌ″レベルある。

入力信号（１）が”Ｌ”から”Ｈ”に変わったとき、信
号線間、（５）の”Ｈ″への応答速度は、ＮＣｈＴｒ＋
２）　、　（４）のβｎ、、βｆｉ４　　の大小関係に
よって決まる。β１〉β。、なる関係にあるため、Ｎｃ
ｈＴｒｉ２）の方の応答が速く、この結果、信号線間の
方が先に”Ｈ″レベルなＬ、遅れて信号線の）が”Ｈ”
レベルとなる。遅レテ変化する信号線の）は、入力波形
が鈍っているのでＰｃｈＴｒ（７１、ＮｃｈＴｒ（８）
のインバータを通すことによって整形される。

入力信号（１）が”Ｈ”から′Ｌ”に変わったとき、信
号線（２）、（５）の”Ｌ”への応答速度は、ＰｃｈＴ
ｒ＋１３　、　（３）のβ２１．β、３　の大小関係に
よって決まる。βｐ１＜βｐ３なる関係にあるため、Ｐ
ｃｈＴｒ（３１の方の応答が速く、この結果、信号線の
）の方が先に”Ｌ”レベルとなＬ、遅れて信号線（２）
がＬ”レベルとなる。遅れて変化する信号線（８）は、
入力波形が鈍っているのでＰｃｈＴｒｔ５）　、　Ｎｃ
ｈＴｒ（６１のインバータを通すことによって整形され
る。

以上のことかられかるように、信号線（３）、ａ３）の
遅延のため、出力段ＰｃｈＴｒＬ９）　、　ＮｃｈＴｒ
σＱが同時に短絡することを防止することができ、この
開放時間はβ２．βｎ　の値、即ちＭＯＳＴｒのＬ、Ｗ
を変えることによって自由に調整できる。

（発明の効果］ 本発明による閾値電圧（Ｖｔｈ）の異なる二つのインバ
ータによって、入力信号（１）の遅延を生じさせる出力
バッフ７回路では、ＰｃｈＴｒｔｌｌ　、　＋３３　、
　＋５１　、　（７）。

（９）及びＮｃｈＴｒ１２）　、　（４）　、　［６１
、＋８）　、αＱと合計１０Ｔｒです１むため、従来の
ものよりＴｒ数がすくなく、レイアウト面積を小さくす
ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例による閾値電圧（Ｖｔｈ）
の異なる二つのインバータを備えた出力バッファ回路の
全体構成図、第３図は、従来の出力バッファ回路図、第
２．４図は、入力信号（りに対する信号線のタイミング
チャート図である。 図において、＋ＩＪ　、　（３１、（５）　、　＋７）
　、　Ｌ９１はＰｃｈＴｒを示し、（２）　、　＋４１
　、　＋６）　、　＋８）　、　Ｑ（ＩはＮｃｈＴｒを
示す。但し、ＰｃｈＴｒのβｐ　、　ＮｃｈＴｒのβｎ
には次の様な関係がある。 ＰｃｈＴｒ（１）とＰｃｈＴｒ（３）でβｐｓ＜βｐ３
、ＮｃｈＴｒ（２）とＮｃｈ”［’　ｒ（４１でβｎ２
＞βｎ４　　なる関係にある。又、ＰｃｈＴｒ（５）。 ＮｃｈＴｒ１６）及びＰｃｈＴｒ（７）　、　ＮｃｈＴ
ｒ（３）のインバータは入力信号を整形するものであＬ
、ＰｃｈＴｒ（９１及びＮｃｈＴｒσ０は出力段のもの
である。αυはＮＯＲ回路、（ロ）はＮＡＮＤ回路、（
至）、ｄ４及び（至）はインバータを示す。 尚、図中同一符号は同−又は相当部分を示す。 第１図 第２図 第３図 第４図 信９ａＣ 手続補正書（自発） １．事件の表示　　　特願昭６２−２５８６４１号３、
補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 ＋１）明細書の特許請求の範囲発明の詳細な説明の欄（
２）図面 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２）図面の第１図第３図を別紙のとおり訂正する。 （４）明細の特許請求の範囲を別紙のとおり訂正する。 ７、　添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （３）図面（第１図、第３図）　　　　　２通以上 特許請求の範囲 （１）第一入力信号を受ける第一インバータ、第一入力
信号を受ける第一インバータより論理的閾値電圧（ｖｔ
　ｈ　）の低い第二インバータ、笛−インバータの出力
信号を入力信号とする第三インバータ、第二インバータ
の出力信号を入力信号とする第四インバータ、第三イン
バータの出力信号で制御される第一電導体、該第一電導
体と直列接続され且つ第四インバータの出力信号で制御
される第二電導体を備え、該第一電導体、第二電導体の
共通接続を出力端としたことを特徴とする出力バッファ
回路。 （２）第一、第二インバータの閾値電圧をＭＯ８Ｔｒの
Ｌ、Ｗの値によって変化させることを特徴とする特許請
求の範囲第１項記載の出力バッファ回路。

Claims (2)

【特許請求の範囲】
1. （１）第一入力信号を受ける第一インバータ、第一入力
   信号を受ける第一インバータより論理的閾値電圧（Ｖｔ
   ｈ）の低い第二インバータ、第一インバータの出力信号
   を入力信号とする第三インバータ、第二インバータの出
   力信号を入力信号とする第四インバータ、第三インバー
   タの出力信号で制御される第一電導体該第一電導体と直
   列接続され且つ第四インバータの出力信号で制御される
   第二電導体を備え、該第一電導体、第二電導体の共通接
   続を出力端としたことを特徴とする出力バッファ回路。
2. （２）第一、第二インバータの閾値電圧をＭＯＳＴｒの
   Ｌ、Ｗの値によつて変化させることを特徴とする特許請
   求の範囲１項記載の出力バッファ回路。