JP2001332966A - 出力回路 - Google Patents
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Abstract
ることができると共に、貫通電流を防止して消費電流を
著しく低減することができる出力回路を提供する。 【解決手段】第1のレベルシフト回路4は、プルアップ
側トランジスタ2のゲートに接続されデータ信号の電圧
を外部電源電位より低い内部電源電位から外部電源電位
に変換する。第2のレベルシフト回路5は、プルダウン
側トランジスタのゲートに接続されデータ信号の電圧を
内部電源電位から外部電源電位に変換する。メモリセル
から読み出されたデータ信号の変化が検出されると、制
御信号が第1及び第2のレベルシフト回路に出力され
る。前記制御信号が第1状態のときに、プルアップ側ト
ランジスタ又はプルダウン側トランジスタのいずれかが
オフして前記出力端子がハイインピーダンスになり、前
記制御信号が第2状態のときに、前記データ信号のハイ
又はロウに応じた信号が前記出力端子に出力される。
Description
て外部電源電位を降圧したものが使用されている半導体
記憶装置等の半導体装置において、この内部電源電位を
外部電源電位に変換する出力回路に関し、特に、電圧変
換の高速化を図り、貫通電流を防止した出力回路に関す
る。
が進み、半導体記憶装置を構成するセルトランジスタの
耐圧が低下している。このため、チップ内部に降圧回路
を内蔵して、外部の電源電圧をトランジスタの耐圧が許
容できる電圧まで降圧して、これをセルトランジスタを
駆動する内部電源電位として使用する半導体記憶装置が
開発されている。この場合、半導体記憶装置の出力は、
出力規格を満たすために、出力回路内でその電圧を内部
電源電位から外部電源電位へ変換する必要がある。な
お、出力回路自体は、降圧していない外部電源電位を使
用する。
位との差が大きくなってきており、電圧のレベル変換に
おける遅延が高速化の障害となり、またレベル変換部で
貫通電流が流れ、消費電流の増大を招来している。
表示パネルの駆動回路において、消費電力の節減を目的
として、pチャネルトランジスタ及びnチャネルトラン
ジスタからなる出力トランジスタの駆動用のレベルシフ
ト回路の前段に、補助レベルシフト回路を配置し、これ
により、高圧電源側の接地電位が変動しても、高圧電源
側のレベルシフト回路の誤駆動が回避でき、出力トラン
ジスタにおける不要な貫通電流を回避した出力段回路が
開示されている(特開平6−46360号公報)。
報に記載された出力段回路は、EL表示パネル駆動回路
のレベルシフト出力電圧が入力側に帰還されて入力信号
INのロウレベル対応の接地電位を不明確にすることが
ないように、基準電位線を入力側の接地配線GND1と
出力側の接地配線GND2とに分離したものである。こ
れは、DRAMのような半導体記憶装置の場合と事情が
異なり、前記公報に記載の技術をそのまま半導体記憶装
置の貫通電流の防止に適用することができないと共に、
この従来技術では読み書き速度を低減することができな
かった。
のであって、微細化及び内部電源電位の低電圧化が進む
半導体記憶装置等のデータを高速で読み書きすることが
できると共に、貫通電流を防止して消費電流を著しく低
減することができる出力回路を提供することを目的とす
る。
は、外部電源電位と接地電圧との間に直列に接続された
プルアップ側のトランジスタ及びプルダウン側のトラン
ジスタを有する3ステートバッファ回路と、前記プルア
ップ側トランジスタと前記プルダウン側トランジスタと
の間の節点に接続された出力端子と、前記プルアップ側
トランジスタのゲートに接続され入力信号の電圧を前記
外部電源電位より低い内部電源電位から外部電源電位に
変換する第1のレベルシフト回路と、前記プルダウン側
トランジスタのゲートに接続され入力信号の電圧を内部
電源電位から外部電源電位に変換する第2のレベルシフ
ト回路と、入力信号の変化を検出する信号変化検出回路
と、この信号変化検出回路の出力信号を遅延して出力回
路の出力の活性及び非活性を制御する信号を前記第1及
び第2のレベルシフト回路に出力する遅延回路と、を有
し、前記制御信号が第1状態のときに、前記プルアップ
側トランジスタ又はプルダウン側トランジスタのいずれ
かがオフして前記出力端子がハイインピーダンスにな
り、前記制御信号が第2状態のときに、前記入力信号の
ハイ又はロウに応じた信号が前記出力端子に出力される
ことを特徴とする。
位と接地電圧との間に直列に接続されたプルアップ側の
トランジスタ及びプルダウン側のトランジスタを有する
3ステートバッファ回路と、前記プルアップ側トランジ
スタと前記プルダウン側トランジスタとの間の節点に接
続された出力端子と、前記プルアップ側トランジスタの
ゲートに接続されデータ信号の電圧を前記外部電源電位
より低い内部電源電位から外部電源電位に変換する第1
のレベルシフト回路と、前記プルダウン側トランジスタ
のゲートに接続されデータ信号の電圧を内部電源電位か
ら外部電源電位に変換する第2のレベルシフト回路と、
データ信号の変化を検出する信号変化検出回路と、この
信号変化検出回路の出力信号を遅延して出力回路の出力
の活性及び非活性を制御する制御信号を前記第1及び第
2のレベルシフト回路に出力する遅延回路と、前記デー
タ信号及び前記制御信号が入力されるNAND回路と、
前記データ信号及び前記制御信号の反転信号が入力され
るNOR回路と、前記第2のレベルシフト回路の出力端
と前記プルダウン側トランジスタのゲートとの間に接続
されたインバータと、を有し、前記制御信号が第1状態
のときに、前記プルアップ側トランジスタ又はプルダウ
ン側トランジスタのいずれかがオフして前記出力端子が
ハイインピーダンスになり、前記制御信号が第2状態の
ときに、前記入力信号のハイ又はロウに応じた信号が前
記出力端子に出力されることを特徴とする。
が、前記NAND回路の出力信号の反転信号が入力され
る第1節点と、前記プルアップ側トランジスタのゲート
に接続された第2節点と、第3節点と、前記第1節点と
前記第3節点との間に接続された第1導電型MOS第1
トランジスタと、外部電源電位と第3節点との間に接続
された第2導電型MOS第2トランジスタと、外部電源
電位と接地電位との間に直列に接続された第2導電型M
OS第3トランジスタ及び第1導電型MOS第4トラン
ジスタと、を有し、前記第1トランジスタのゲートに内
部電源電位が与えられ、前記第2トランジスタのゲート
に前記第2節点が接続され、前記第3トランジスタのゲ
ートに前記第3節点が接続され、前記第4トランジスタ
のゲートに前記第1節点が接続されており、前記第2節
点は前記第3トランジスタと前記第4トランジスタとの
間の接続点に接続されているものであり、前記第2のレ
ベルシフト回路は、前記NOR回路の出力信号が入力さ
れる第4節点と、前記インバータに接続された第5節点
と、第6節点と、前記第4節点と前記第6節点との間に
接続された第1導電型MOS第4トランジスタと、外部
電源電位と第6節点との間に接続された第2導電型MO
S第5トランジスタと、外部電源電位と接地電位との間
に直列に接続された第2導電型MOS第7トランジスタ
及び第1導電型MOS第8トランジスタと、を有し、前
記第4トランジスタのゲートに内部電源電位が与えら
れ、前記第5トランジスタのゲートに前記第5節点が接
続され、前記第7トランジスタのゲートに前記第6節点
が接続され、前記第8トランジスタのゲートに前記第4
節点が接続されており、前記第5節点は前記第7トラン
ジスタと前記第8トランジスタとの間の接続点に接続さ
れているものであるように構成することができる。
部電源電位と接地電位との間に直列に接続された第2導
電型MOS第1トランジスタ及び第1導電型MOS第2
トランジスタと、外部電源電位と接地電位との間に直列
に接続された第2導電型MOS第3トランジスタ及び第
1導電型MOS第4トランジスタと、前記NAND回路
の出力信号が入力される第1節点と、前記プルアップ側
トランジスタのゲートに接続されると共に前記第3トラ
ンジスタと前記第4トランジスタとの間の接続点に接続
された第2節点と、前記第1トランジスタと前記第2ト
ランジスタとの間の接続点に接続された第3節点と、前
記第1節点と前記第4トランジスタのゲートとの間に接
続された第2のインバータとを有し、前記第1節点は前
記第2トランジスタのゲートに接続されているか、前記
第2のレベルシフト回路は、外部電源電位と接地電位と
の間に直列に接続された第2導電型MOS第5トランジ
スタ及び第1導電型MOS第6トランジスタと、外部電
源電位と接地電位との間に直列に接続された第2導電型
MOS第7トランジスタ及び第1導電型MOS第8トラ
ンジスタと、前記NOR回路の出力信号が入力される第
4節点と、前記インバータに接続されると共に前記第3
トランジスタと前記第4トランジスタとの間の接続点に
接続された第5節点と、前記第5トランジスタと前記第
6トランジスタとの間の接続点に接続された第6節点
と、前記第4節点と前記第2トランジスタのゲートとの
間に接続された第3のインバータとを有し、前記第4節
点は前記第4トランジスタのゲートに接続されているも
のであるように構成することができる。
レベル変換時の貫通電流を無くすために、レベルシフト
回路を出力回路内に搭載している。レベルシフト回路は
通常L(ロウ)出力が速く、H(ハイ)出力が遅いとい
う特徴を持っているので、レベルシフトの出力が遅い時
(H)にDOUTがハイインピーダンスになるようにレ
ベルシフト回路を配置している。更に、リード状態のと
き、アドレスが切り替わって読み出し動作が始まると、
メモリセルからの読み出しデータが出てくる前に一度D
OUT回路を非活性にしておき、読み出しデータが確定
したと同時にDOUTを活性化するように制御すること
により、双方の出力トランジスタが同時にオンすること
を防止し、更に高速に動作させることができる。
付の図面を参照して具体的に説明する。図1は本発明の
第1実施例に係る出力回路を示す回路図、図2はその制
御信号を生成する制御回路を示す回路図で、図3はその
動作を示すタイミングチャート図である。図1に示すよ
うに、本実施例の出力回路は、出力段に、3ステートバ
ッファ回路1を有する。この3ステートバッファ回路1
はそのソースに外部電源電位VCCQが与えられたpチ
ャネルMOSトランジスタ2と、そのドレインが接地さ
れたnチャネルMOSトランジスタ3とが直列に接続さ
れて構成されている。このトランジスタ2,3の間の節
点N1から、3ステートバッファ回路1の出力DOUT
が出力される。
レベルシフト回路4の出力が入力されており、トランジ
スタ3のゲートには、インバータ9を介して、第2のレ
ベルシフト回路5の出力が入力されている。
DATAの入力端子8はNAND回路7の一方の入力端と、
NOR回路10の一方の入力端に接続されている。ま
た、この出力回路を制御するための制御信号CONTが入力
端子12に入力され、この入力端子12はインバータ1
1と、NAND回路7の他方の入力端に接続されてい
る。インバータ11の出力端はNOR回路10の他方の
入力端に接続されている。そして、NAND回路7の出
力信号は、インバータ6を介して第1のレベルシフト回
路4に入力され、NOR回路10の出力信号は、第2の
レベルシフト回路5に入力されている。これらのインバ
ータ6,11,NAND回路7,NOR回路10は、内
部電源電位VCC(内部降圧電位)で駆動される。一
方、インバータ9は外部電源電位VCCQで駆動され
る。この場合に、VCC<VCCQである。
同一の回路構成を有する。即ち、第1のレベルシフト回
路4の入力節点N2と内部節点N3との間にnチャネル
MOSトランジスタ21が接続されており、このトラン
ジスタ21のゲートに内部電源電位VCCが与えられて
いる。また、外部電源電位VCCQと節点N3との間
に、pチャネルMOSトランジスタ22が接続されてお
り、トランジスタ22のゲートは出力節点N4に接続さ
れている。また、外部電源電位VCCQと節点N4との
間には、pチャネルMOSトランジスタ23が接続され
ており、節点N4と接地との間にnチャネルMOSトラ
ンジスタ24が接続されている。トランジスタ23のゲ
ートは節点N3に接続され、トランジスタ24のゲート
は節点N2に接続されている。
ては、入力節点N5(第1のレベルシフト回路4の入力
節点N2:以下、括弧内は第1のレベルシフト回路の対
応する要素を示す)と、出力節点N7(出力節点N4)
との間に、内部節点N6(内部節点N3)を介して、n
チャネルMOSトランジスタ26(トランジスタ2
1)、pチャネルMOSトランジスタ27(トランジス
タ22)、pチャネルMOSトランジスタ28(トラン
ジスタ23)、nチャネルMOSトランジスタ29(ト
ランジスタ24)が接続されている。このように、3ス
テートバッファ回路1のプルアップ側及びプルダウン側
の双方に、信号の電圧をVCCからVCCQに変換する
レベルシフト回路4,5が設けられている。しかし、3
ステートバッファ回路1のプルアップ側にはプルアップ
出力トランジスタ2の直前にレベルシフト回路4が配置
されており、プルダウン側には出力トランジスタ3の2
段手前にレベルシフト回路5がその出力がHになるとき
出力回路の出力DOUTがオフするように配置されてい
る。
示す制御回路により生成される。アドレスバッファ等に
入力されたアドレス(ADD)30の変化はアドレス信
号変化検出回路(以下、ATD回路という)31により
検知され、ATD回路31の出力信号は、遅延(ディレ
イ)回路32で遅延された後、NAND回路33の一方
の入力端に入力される。NAND回路33の他方の入力
端には、外部入力信号OEが入力される。このNAND
回路33の出力がインバータ34を介して反転された
後、制御信号CONTとして節点12に出力される。これら
のアドレス30のバッファ等、ATD回路31、遅延回
路32、NAND回路33、及びインバータ34は内部
電源電位VCCにより駆動される。
性及び非活性を制御する信号CONTはアドレスの変化を検
知するATD回路と外部入力信号OEから構成されてお
り、アドレスが変化してから、読み出しの時間と、DO
UTを活性化する時間が一致するように、遅延回路32
でタイミングが調整されている。
作について説明する。先ず、レベルシフト回路の動作に
ついて、図1の第1のレベルシフト回路4を例にとって
説明する。節点N2がL(ロウ)のときは、節点N3が
Lで、pチャネルMOSトランジスタ23がオンする。
そうすると、nチャネルMOSトランジスタ24はオフ
になるので、節点N4はVCCQレベルのH(ハイ)と
なる。従って、pチャネルMOSトランジスタ22は完
全にオフになるため、DC的な貫通電流は流れない。
ル)になると、nチャネルMOSトランジスタ24はオ
ンする。このとき、節点N3はVCCレベルになるが、
pチャネルMOSトランジスタ23はその電源がVCC
Qであり、これはゲートの電圧(節点N3の電圧)より
も高いため、完全にオフしていない。この状態で、nチ
ャネルMOSトランジスタ24の電流能力はpチャネル
MOSトランジスタ23よりも十分に高くなるように設
定されているために、節点N4はLとなり、pチャネル
MOSトランジスタ22はオンして、節点N3をVCC
Qのレベルまで引き上げ、pチャネルMOSトランジス
タ23は完全にオフとなり、DC的な貫通電流は流れな
い。
のゲートには内部電源電位VCCが印加されており、節
点N2はVCC、節点N3はVCCQとなるので、nチ
ャネルMOSトランジスタ21はオフした状態になり、
貫通電流は流れない。節点N2がLになると、nチャネ
ルMOSトランジスタ24はオフする。節点N3はpチ
ャネルMOSトランジスタの電流能力が小さいためにL
に引かれていき、pチャネルMOSトランジスタ23は
オン状態になり、節点N4はVCCQレベルのHにな
る。このVCCQレベルのHがpチャネルMOSトラン
ジスタ22のゲートに入力されるため、このトランジス
タ22はオフ状態となり、貫通電流は流れない。
のレベルシフト回路4と同様に動作する。このようにし
て、レベルシフト回路4,5ではDC的な貫通電流を流
さずに、電圧レベルをVCCからVCCQに変換するこ
とができる。
ジスタ24の電流能力はpチャネルMOSトランジスタ
23に比べて十分高いように設定してあるため、レベル
シフト回路4の出力は、Lが早く立ち下がり、Hが遅く
立ち上がるという特徴を有している。従って、図1に示
すようにレベルシフト回路4,5を配置すると、出力D
OUTがハイインピーダンスになるときは遅く、出力が
H又はLのデータを出すときには、高速に動作する。
アドレスが変化して読み出しが始まると、ATD回路3
1がアドレスの変化を検知してワンショット信号を発生
し、制御信号CONTがL(ロウ)になる。制御信号CONTが
Hに立ち上がるまでの時間は、メモリセルから読み出さ
れたデータDATAがその出力回路の入力端子8まで伝わる
時間と同一タイミングになるように、遅延回路32にて
調整されている。
し状態がHであったときは(図3のCONTの1番目及び3
番目の立ち下がり)、NAND回路7の出力はH、節点
N2はL、節点N4はゆっくりとHになり、プルアップ
出力トランジスタ2はオフして、出力回路の出力DOU
Tはハイインピーダンス状態になる。また、直前の読み
出し状態がLであったときは(図3のCONTの2番目の立
ち下がり)、節点N5がLになり、節点N3がゆっくり
Hになり、節点N4がLになり、プルダウントランジス
タ3はオフして、出力回路の節点N1の出力DOUTは
ハイインピーダンス状態になる。
伝わると、制御信号CONTはHになる。データDATAがHの
ときは(図3のCONTの2番目の立ち上がり)、NAND
回路7の出力はL、節点N2はH、節点N4は速やかに
Lになり、節点N1に出力DOUTとしてHデータが出力さ
れる。この場合に、節点N5、節点N6、及びインバー
タ9の出力節点N8は変化しない。データDATAがLのと
きは(図3のOCNTの1番目及び3番目の立ち上がり)、
NAND7の出力、節点N2,N4は変化せず、節点N
5はHになり、節点N7は速やかにLになり、節点N8
はHになり、節点N1に出力DOUTとしてLが出力され
る。
る。図4は本発明の第2実施例を示す回路図である。本
実施例は、図1に示す第1実施例に対し、出力回路部の
レベルシフト回路の構成を変更したものである。
施例と同様に、出力回路の出力段の3ステートバッファ
回路1の前段にレベルシフト回路30.31が設けられ
ているが、このレベルシフト回路30,31の構成が第
1実施例のレベルシフト回路4,5と異なる。但し、本
実施例においては、インバータ6は設けられていない。
ベルシフト回路30が設けられており、プルダウン側の
トランジスタ3のゲートに接続されたインバータ9の入
力段にレベルシフト回路31が接続されている。レベル
シフト回路30においては、外部電源電位VCCQと接
地との間に、pチャネルMOSトランジスタ32、33
とnチャネルMOSトランジスタ34,35との直列接
続体が2対並列に接続されている。レベルシフト回路3
0の入力節点N2はトランジスタ34のゲートに接続さ
れると共に、トランジスタ35のゲートにインバータ3
6を介して接続されている。トランジスタ32とトラン
ジスタ34との間の節点N9はトランジスタ33のゲー
トに接続され、トランジスタ33とトランジスタ35と
の間の節点N4(レベルシフト回路30の出力節点)は
トランジスタ32のゲートに接続されている。この出力
節点N4は3ステートバッファ回路1のプルアップ側ト
ランジスタ2のゲートに接続されている。また、レベル
シフト回路30の入力節点N2はNAND回路7に接続
されている。
外部電源電位VCCQと接地電位との間に、pチャネル
トランジスタ37,38とnチャネルトランジスタ3
9,40との直列接続体が2対並列に接続されている。
レベルシフト回路31の入力節点N5はインバータ41
を介してトランジスタ39のゲートに入力されており、
直接トランジスタ40のゲートに接続されている。トラ
ンジスタ37とトランジスタ39との間の節点N10は
トランジスタ38のゲートに接続され、トランジスタ3
8とトランジスタ40との間の節点N7(レベルシフト
回路31の出力節点)はトランジスタ37のゲートに接
続されている。
の出力回路の動作について説明する。節点N9がH(V
CCレベル)のとき、Nチャネルトランジスタ34はオ
ン状態で、節点N9がLレベルのとき、pチャネルトラ
ンジスタ33はオンする。nチャネルトランジスタ35
は節点N2がLであるためにオフ状態であるので、節点
N4はH(VCCQレベル)になり、pチャネルトラン
ジスタ32はオフする。このため、レベルシフト回路内
で貫通電流は流れない。
ネルトランジスタ34はオフし、nチャネルトランジス
タ35のゲートにはVCCレベルのHが与えられる。こ
のとき、未だpチャネルトランジスタ33はオンしてい
るが、nチャネルトランジスタ35はpチャネルトラン
ジスタ33と比べて電流能力が十分高くなるように設定
しているので、節点N4はLレベルになる。そうする
と、pチャネルトランジスタ32はオンして、節点N9
はVCCQのHレベルになり、pチャネルトランジスタ
33はオフするので、DC的な貫通電流は流れない。
ンジスタ34,35はpチャネルトランジスタ32,3
3に対して電流能力を十分に高く設定するので、レベル
シフト回路の出力はHが遅く、Lが早いという特性を持
つ。従って、本実施例においても、第1実施例と同様
に、H出力の方を、出力をオフする位置に配置して、第
1実施例と同じように制御信号CONTを制御することによ
り、第1実施例と同様の効果を得ることができる。
レベルシフト回路を出力回路内に設けることにより、貫
通電流を解消し、消費電流が少なくなるという効果があ
る。また、プルダウン側のnチャネルトランジスタのゲ
ートにはVCCQの電圧が与えられるので、従来のVC
Cしか与えられない場合と比べて、電流能力が高くなる
ため、プルダウンの出力トランジスタサイズを小さくす
ることが可能となり、チップ面積を小さくすることがで
きるという効果がある。
速いという特徴を有しているが、本発明においては、レ
ベルシフト回路がLを出力するときに出力トランジスタ
がオンするように配置している。読み出し直前に、予め
一旦、出力回路を非活性にするため、スピードが遅いH
側の出力には時間的に余裕が与えられ、出力が出るとき
には、プルアップ及びプルダウンの出力トランジスタの
双方がオンすることがなく、低消費電流で高速に動作す
るという効果がある。
図である。
る。
図である。
8:pチャネルトランジスタ 3,21,24,26,29,34,35,39,4
0:nチャネルトランジスタ 4,30:第1レベルシフト回路 5,31:第2レベルシフト回路 6,9,11,34,36,41:インバータ 7,33:NAND回路 10:NOR回路 30:ATD 31:ATD回路 32:遅延回路
示す制御回路により生成される。アドレスバッファ等に
入力されたアドレス(ADD)30の変化はアドレス信
号変化検出回路(以下、ATD回路という)31により
検知され、ATD回路31の出力信号は、遅延(ディレ
イ)回路42で遅延された後、NAND回路43の一方
の入力端に入力される。NAND回路43の他方の入力
端には、外部入力信号OEが入力される。このNAND
回路43の出力がインバータ44を介して反転された
後、制御信号CONTとして入力端子12に出力される。こ
れらのアドレス30のバッファ等、ATD回路31、遅
延回路42、NAND回路43、及びインバータ44は
内部電源電位VCCにより駆動される。
性及び非活性を制御する信号CONTはアドレスの変化を検
知するATD回路と外部入力信号OEから構成されてお
り、アドレスが変化してから、読み出しの時間と、DO
UTを活性化する時間が一致するように、遅延回路42
でタイミングが調整されている。
アドレスが変化して読み出しが始まると、ATD回路3
1がアドレスの変化を検知してワンショット信号を発生
し、制御信号CONTがL(ロウ)になる。制御信号CONTが
Hに立ち上がるまでの時間は、メモリセルから読み出さ
れたデータDATAがその出力回路の入力端子8まで伝わる
時間と同一タイミングになるように、遅延回路42にて
調整されている。
施例と同様に、出力回路の出力段の3ステートバッファ
回路1の前段にレベルシフト回路50、60が設けられ
ているが、このレベルシフト回路50、60の構成が第
1実施例のレベルシフト回路4,5と異なる。但し、本
実施例においては、インバータ6は設けられていない。
ベルシフト回路50が設けられており、プルダウン側の
トランジスタ3のゲートに接続されたインバータ9の入
力段にレベルシフト回路60が接続されている。レベル
シフト回路50においては、外部電源電位VCCQと接
地との間に、pチャネルMOSトランジスタ32、33
とnチャネルMOSトランジスタ34,35との直列接
続体が2対並列に接続されている。レベルシフト回路5
0の入力節点N2はトランジスタ34のゲートに接続さ
れると共に、トランジスタ35のゲートにインバータ3
6を介して接続されている。トランジスタ32とトラン
ジスタ34との間の節点N9はトランジスタ33のゲー
トに接続され、トランジスタ33とトランジスタ35と
の間の節点N4(レベルシフト回路50の出力節点)は
トランジスタ32のゲートに接続されている。この出力
節点N4は3ステートバッファ回路1のプルアップ側ト
ランジスタ2のゲートに接続されている。また、レベル
シフト回路50の入力節点N2はNAND回路7に接続
されている。
外部電源電位VCCQと接地電位との間に、pチャネル
トランジスタ37,38とnチャネルトランジスタ3
9,40との直列接続体が2対並列に接続されている。
レベルシフト回路60の入力節点N5はインバータ41
を介してトランジスタ39のゲートに入力されており、
直接トランジスタ40のゲートに接続されている。トラ
ンジスタ37とトランジスタ39との間の節点N10は
トランジスタ38のゲートに接続され、トランジスタ3
8とトランジスタ40との間の節点N7(レベルシフト
回路60の出力節点)はトランジスタ37のゲートに接
続されている。
8:pチャネルトランジスタ 3,21,24,26,29,34,35,39,4
0:nチャネルトランジスタ 4,50:第1レベルシフト回路 5,60:第2レベルシフト回路 6,9,11,44,36,41:インバータ 7,43:NAND回路 10:NOR回路 30:ATD 31:ATD回路42 :遅延回路
Claims (6)
- 【請求項1】 外部電源電位と接地電圧との間に直列に
接続されたプルアップ側のトランジスタ及びプルダウン
側のトランジスタを有する3ステートバッファ回路と、
前記プルアップ側トランジスタと前記プルダウン側トラ
ンジスタとの間の節点に接続された出力端子と、前記プ
ルアップ側トランジスタのゲートに接続されデータ信号
の電圧を前記外部電源電位より低い内部電源電位から外
部電源電位に変換する第1のレベルシフト回路と、前記
プルダウン側トランジスタのゲートに接続されデータ信
号の電圧を内部電源電位から外部電源電位に変換する第
2のレベルシフト回路と、データ信号の変化を検出する
信号変化検出回路と、この信号変化検出回路の出力信号
を遅延して出力回路の出力の活性及び非活性を制御する
制御信号を前記第1及び第2のレベルシフト回路に出力
する遅延回路と、を有し、前記制御信号が第1状態のと
きに、前記プルアップ側トランジスタ又はプルダウン側
トランジスタのいずれかがオフして前記出力端子がハイ
インピーダンスになり、前記制御信号が第2状態のとき
に、前記データ信号のハイ又はロウに応じた信号が前記
出力端子に出力されることを特徴とする出力回路。 - 【請求項2】 外部電源電位と接地電圧との間に直列に
接続されたプルアップ側のトランジスタ及びプルダウン
側のトランジスタを有する3ステートバッファ回路と、
前記プルアップ側トランジスタと前記プルダウン側トラ
ンジスタとの間の節点に接続された出力端子と、前記プ
ルアップ側トランジスタのゲートに接続されデータ信号
の電圧を前記外部電源電位より低い内部電源電位から外
部電源電位に変換する第1のレベルシフト回路と、前記
プルダウン側トランジスタのゲートに接続されデータ信
号の電圧を内部電源電位から外部電源電位に変換する第
2のレベルシフト回路と、データ信号の変化を検出する
信号変化検出回路と、この信号変化検出回路の出力信号
を遅延して出力回路の出力の活性及び非活性を制御する
制御信号を前記第1及び第2のレベルシフト回路に出力
する遅延回路と、前記データ信号及び前記制御信号が入
力されるNAND回路と、前記データ信号及び前記制御
信号の反転信号が入力されるNOR回路と、前記第2の
レベルシフト回路の出力端と前記プルダウン側トランジ
スタのゲートとの間に接続されたインバータと、を有
し、前記制御信号が第1状態のときに、前記プルアップ
側トランジスタ又はプルダウン側トランジスタのいずれ
かがオフして前記出力端子がハイインピーダンスにな
り、前記制御信号が第2状態のときに、前記入力信号の
ハイ又はロウに応じた信号が前記出力端子に出力される
ことを特徴とする出力回路。 - 【請求項3】 前記第1のレベルシフト回路は、前記N
AND回路の出力信号の反転信号が入力される第1節点
と、前記プルアップ側トランジスタのゲートに接続され
た第2節点と、第3節点と、前記第1節点と前記第3節
点との間に接続された第1導電型MOS第1トランジス
タと、外部電源電位と第3節点との間に接続された第2
導電型MOS第2トランジスタと、外部電源電位と接地
電位との間に直列に接続された第2導電型MOS第3ト
ランジスタ及び第1導電型MOS第4トランジスタと、
を有し、前記第1トランジスタのゲートに内部電源電位
が与えられ、前記第2トランジスタのゲートに前記第2
節点が接続され、前記第3トランジスタのゲートに前記
第3節点が接続され、前記第4トランジスタのゲートに
前記第1節点が接続されており、前記第2節点は前記第
3トランジスタと前記第4トランジスタとの間の接続点
に接続されていることを特徴とする請求項2に記載の出
力回路。 - 【請求項4】 前記第2のレベルシフト回路は、前記N
OR回路の出力信号が入力される第4節点と、前記イン
バータに接続された第5節点と、第6節点と、前記第4
節点と前記第6節点との間に接続された第1導電型MO
S第4トランジスタと、外部電源電位と第6節点との間
に接続された第2導電型MOS第5トランジスタと、外
部電源電位と接地電位との間に直列に接続された第2導
電型MOS第7トランジスタ及び第1導電型MOS第8
トランジスタと、を有し、前記第4トランジスタのゲー
トに内部電源電位が与えられ、前記第5トランジスタの
ゲートに前記第5節点が接続され、前記第7トランジス
タのゲートに前記第6節点が接続され、前記第8トラン
ジスタのゲートに前記第4節点が接続されており、前記
第5節点は前記第7トランジスタと前記第8トランジス
タとの間の接続点に接続されていることを特徴とする請
求項2又は3に記載の出力回路。 - 【請求項5】 前記第1のレベルシフト回路は、外部電
源電位と接地電位との間に直列に接続された第2導電型
MOS第1トランジスタ及び第1導電型MOS第2トラ
ンジスタと、外部電源電位と接地電位との間に直列に接
続された第2導電型MOS第3トランジスタ及び第1導
電型MOS第4トランジスタと、前記NAND回路の出
力信号が入力される第1節点と、前記プルアップ側トラ
ンジスタのゲートに接続されると共に前記第3トランジ
スタと前記第4トランジスタとの間の接続点に接続され
た第2節点と、前記第1トランジスタと前記第2トラン
ジスタとの間の接続点に接続された第3節点と、前記第
1節点と前記第4トランジスタのゲートとの間に接続さ
れた第2のインバータとを有し、前記第1節点は前記第
2トランジスタのゲートに接続されていることを特徴と
する請求項2に記載の出力回路。 - 【請求項6】 前記第2のレベルシフト回路は、外部電
源電位と接地電位との間に直列に接続された第2導電型
MOS第5トランジスタ及び第1導電型MOS第6トラ
ンジスタと、外部電源電位と接地電位との間に直列に接
続された第2導電型MOS第7トランジスタ及び第1導
電型MOS第8トランジスタと、前記NOR回路の出力
信号が入力される第4節点と、前記インバータに接続さ
れると共に前記第3トランジスタと前記第4トランジス
タとの間の接続点に接続された第5節点と、前記第5ト
ランジスタと前記第6トランジスタとの間の接続点に接
続された第6節点と、前記第4節点と前記第2トランジ
スタのゲートとの間に接続された第3のインバータとを
有し、前記第4節点は前記第4トランジスタのゲートに
接続されていることを特徴とする請求項2又は5に記載
の出力回路。
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