CN1247413A

CN1247413A - 输出缓冲装置及方法

Info

Publication number: CN1247413A
Application number: CN99110618A
Authority: CN
Inventors: 韩秉勋; 安秉权
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-07-20
Filing date: 1999-07-20
Publication date: 2000-03-15
Anticipated expiration: 2019-07-20
Also published as: CN1200514C; KR100475046B1; US6172516B1; KR20000008998A; JP2000059199A

Abstract

本发明提出了一种能降低高速工作时经缓冲的输入数据的噪声和失真的输出缓冲器和在这种输出缓冲器内执行的缓冲方法。将输入数据进行缓冲后作为输出数据输出的这种输出缓冲器包括:第一至第M和第(M+1)至第(M+N)延迟装置,用来将输入数据延迟(M+N)个不同的延迟时间,并按预定次序每隔T/(M+N)时间逐个输出经延迟的数据,其中M和N各为等于或大于2的整数,而T与使输出数据电平改变所需的时间;以及一个数据输出装置,用来在第一至第(M+N)延迟装置的输出的作用下输出输出数据。

Description

输出缓冲装置及方法

本发明与输出缓冲器和输出缓冲方法有关，具体地说，与能用于集成电路的输出缓冲器有关。

传统的输出缓冲器在许多课本中都有说明。例如，由Nail Weste和Kamran Eshraghian编写、由“Addison Wesley”出版公司1985年出版的“CMOS VLSI设计原理-一种系统观点”的第229-230页中在图5-61中示出了一种传统的输出缓冲器。

图1所示的传统的输出缓冲器包括一个输出缓冲器10和一个输出口20。输出缓冲器10包括一个倒相器12、一个NAND门14、一个NOR门16以及PMOS和NMOS晶体管MPO和MNO。

图1这种用于集成电路的输出缓冲器10将具有逻辑“高”或“低”电平的输入数据DA延迟一段预定的时间后送至输出口20。输出缓冲器10做在集成电路内。通常，输出缓冲器10由具有逻辑“低”电平的输出允许信号OEB启动。

在输入数据DA是逻辑“高”电平时，输出缓冲器10利用上拉晶体管MPO将源电流送至包括在输出口20内的负载电容(未示出)上，用源电流对负载电容充电，从而使输出口20的电位上升。在输入数据DA是逻辑“低”电平时，输出缓冲器10利用下拉晶体管MNO吸收充在输出口20的负载电容(未示出)上的电荷，使电容放电，从而使从输出口20输出的信号的电压下降。

在图1所示的电路中，为了充分驱动接在输出口20上的负载(未示出)，在采用输出缓冲器10的系统内，与其他电路相比，必需有较大的电流流过输出缓冲器10的上拉和下拉晶体管MPO和MNO。在这样的电流通过电源V_DD和地V_SS针的连接线和引线框架时，就会产生由下式表示的感应电动势V(t)：

V(t)＝L(di/dt) (1)其中，L为电感，i为送至接在输出口20上的负载(未示出)的电流。这样，感应电动势将使地电压(或基准电压)V_SS反跳。也就是说，传统的输出缓冲器10具有由于感应电动势而引起地电压反跳这样一个问题。此外，从式1可见，地电压反跳随着总电感量的增大或电流随时间的变化率的增大而更为严重。

由于半导体制造技术的发展和包括半导体的系统的操作速度的增大，由单个输出缓冲器10驱动的负载(未示出)也加重了，而且要求驱动速度更快。这样，由于地电压的反跳和输出口20与输出缓冲器10之间的阻抗失配而引起的经缓冲信号OUT中的噪声和失真也就增大。

为了解决上述问题，本发明的一个目的是提出一种能降低在高速操作时经缓冲的输出数据的噪声和失真的输出缓冲器。

本发明的另一个目的是提供一种在上述输出缓冲器内缓冲数据的数据缓冲方法。

因此，为了达到第一个目的，本发明所提出的对输入数据进行缓冲、将经缓冲的输入数据作为输出数据输出的输出缓冲器包括：

第一至第M和第(M+1)至第(M+N)延迟装置，用来将输入数据延迟(M+N)个不同的延迟时间，并按预定次序每隔T/(M+N)时间逐个输出经延迟的数据，其中M和N各为等于或大于2的整数，而T与使输出数据电平改变所需的时间相应。本发明的这种缓冲器还包括一个数据输出装置，用来在第一至第(M+N)延迟装置的输出的作用下输出输出数据。

按照本发明的另一个实施例，所提出的另一种对输入数据进行缓冲、将经缓冲的输入数据作为输出数据输出的输出缓冲器包括一个数据输入装置，用来对一个输出允许信号作出响应，将输入数据倒相后输出。这种缓冲器还包括第一至第四延迟装置，用来将经倒相的输入数据延迟第一、第二、第三和第四预定时间，并每隔T/4时间按预定次序逐个输出经延迟的数据，其中T与输出数据电平改变所需时间相应。第一和第二上拉晶体管分别在第一和第二延迟装置的输出的作用下导通。第一和第二上拉晶体管各有一个源极和漏极，接在电源电压和输出数据之间。第一和第二下拉晶体管分别在第三和第四延迟装置的输出的作用下导通。第一和第二下拉晶体管各有一个漏极和源极，接在输出数据和一个基准电压之间。

按照本发明，还提供了一种在一个用来将输入数据进行缓冲后作为输出数据输出的输出缓冲器内执行的缓冲方法。按照本发明的这种方法，将输入数据延迟(M+N)个不同的预定时间。按预定次序产生相继相隔T/(M+N)时间的第一至第(M+N)经延迟的数据，其中M和N各为等于或大于2的整数，而T与输出数据电平改变所需时间相应。确定输入数据是否从一个第一逻辑电平改变为一个与第一逻辑电平互补的第二逻辑电平。如果输入数据的电平从第一逻辑电平改变为第二逻辑电平，使输出数据的电平在按预定次序产生的第一至第(M+N)经延迟的数据的作用下每隔T/(M+N)时间逐步从第一逻辑电平改变为第二逻辑电平。如果输入数据的电平从第二逻辑电平改变为第一逻辑电平，使输出数据的电平在按预定次序产生的第一至第(M+N)经延迟的数据的作用下每隔T/(M+N)时间逐步从第二逻辑电平改变为第一逻辑电平。

本发明的以上和其他目的、特征和优点从以下结合附图对本发明的优选实施例的更为具体的说明中可以清楚地看到。在这些附图中，相同的标示字符标示的是相同的部分。这些附图强调了本发明的原理，并不按比例示出。

在这些附图中：

图1为传统的输出缓冲器的方框图；

图2为按本发明的一个实施例构成的输出缓冲器的原理方框图；

图3为按本发明的一个实施例构成的如图2所示的输出缓冲器的电路图；

图4A至4F示出了图3所示电路的一些部分产生的波形的波形图；

图5为按本发明的一个实施例构成的如图3中所示的数据输入部分和第一至第四延迟部分的电路图；以及

图6为本发明所提出的能在图2所示输出缓冲器内执行的缓冲方法的流程图。

由图2可见，按本发明的一个优选实施例构成的输出缓冲器包括倒相部分30、第一至第M延迟部分32至34、第(M+1)至第(M+N)延迟部分36至38，以及由第一至第M上拉晶体管MP1至MPM和第一至第N下拉晶体管MN1至MNN组成的数据输出部分40。

图2中所示的倒相部分30将输入数据DA倒相后输出给第一至第M延迟部分32至34和第(M+1)至第(M+N)延迟部分36至38(其中M和N各为等于或大于2的正整数)。倒相部分30在输出允许信号OEB的作用下进行工作，将输入数据DA倒相。第一至第M延迟部分32至34和第(M+1)至第(M+N)延迟部分36至38将经倒相的输入数据延迟M+N个不同延迟时间后每隔T/(M+N)时间逐个送至数据输出部分40(其中T为通过输出端OUT输出的输出数据的电平改变所需的时间)。也就是说，第一至第M延迟部分32至34和第(M+1)至第(M+N)延迟部分36至38分别将经倒相的输入数据延迟一段不同的时间后每隔T/(M+N)时间输出给数据输出部分40。这里，第一至第M延迟部分32至34和第(M+1)至第(M+N)延迟部分36至38可以各包括两个如下面所述那样的串联倒相器。每个倒相器都是一个互补MOS(CMOS)晶体管，而(M+N)个不同延迟时间是通过改变每个CMOS晶体管的宽高比(aspect ratio)来控制的。也就是说，构成倒相器的CMOS晶体管包括PMOS和NMOS晶体管。如果PMOS晶体管的宽高比做得与NMOS晶体管的不同，那么每个延迟部分内数据被延迟的时间就取决于是PMOS晶体管导通还是NMOS晶体管导通。因此，上拉晶体管MP1至MPM和下拉晶体管MN1至MNN的工作顺序取决于输入数据DA是从逻辑“高电平”改变为逻辑“低”电平还是从逻辑“低”电平改变到逻辑高电平。

数据输出部分40在第一至第(M+N)延迟部分32至34和36至38的输出的作用下将输出数据通过输出端OUT输出给一个输出口(未示出)。为此，数据输出部分40可以包括第一至第M上拉晶体管MP1至MPM和第一至第N下拉晶体管MN1至MNN。第一至第M上拉晶体管MP1至MPM分别在第一至第M延迟部分32至34的输出的作用下导通，各自可以用一个PMOS晶体管来实现，它的源极和漏极接在电源V_DD和输出端OUT之间。也就是说，第一上拉晶体管MP1在经第一延迟部分32延迟的数据的作用下进行工作，而第M上拉晶体管MPM在经第M延迟部分34延迟的数据的作用下进行工作。这样，第一至第M上拉晶体管MP1至MPM之一相当于图1中所示的上拉晶体管MPO。图2中所示的其他上拉晶体管起着在短时间内向输出口(未示出)提供大量源电流的作用。

第一至第N下拉晶体管MN1至MNN分别在第(M+1)至第(M+N)延迟部分36至38的输出的作用下导通，各自可以用一个NMOS晶体管来实现，它的漏极和源极接在输出数据OUT和基准电压V_SS之间。也就是说，第一下拉晶体管MN1在经第(M+1)延迟部分36延迟的数据的作用下进行工作，而第N下拉晶体管MNN在经第(M+N)延迟部分38延迟的数据的作用下进行工作。这样，第一至第N下拉晶体管MN1至MNN之一相当于图1中所示的下拉晶体管MNO。图2中所示的其他下拉晶体管起着在短时间内使输出口(未示出)大量放电电流通过的作用。

在图2所示的输出缓冲器中，倒相部分30可以略去。也就是说，第一至第(M+N)延迟部分32至34和36至38可以直接接收输入数据DA，分别将输入数据DA延迟不同的时间后逐个输出给数据输出部分40。在这种情况下，与图2所示的相反，数据输出部分40内的上拉晶体管用NMOS晶体管实现，而下拉晶体管用PMOS晶体管实现。然而，在这种情况下的输出数据的摆幅要比从图2所示的输出缓冲器输出的输出数据OUT的摆幅小，因此应将电源电压V_DD选得大一些。

下面，为了简化对如图2所示的按本发明构成的输出缓冲器的工作情况的说明，假设M(＝N)等于2。

图3为图2所示的按本发明的一个实施例构成的在M＝N＝2时的输出缓冲器的电路图。由图3可见，这种输出缓冲器包括数据输出部分50，第一、第二、第三和第四延迟部分82、84、86和88，以及数据输出部分80。数据输入部分50包括倒相器52、NAND门54和NOR门56。第一延迟部分82包括倒相器62和64，第二延迟部分84包括倒相器66和68，第三延迟部分86包括倒相器70和72，而第四延迟部分88包括倒相器74和76。数据输出部分80包括第一和第二上拉晶体管MP1和MP2以及第一和第二下拉晶体管MN1和MN2。

图4A至4F为示出图3中一些部分的波形的波形图。图4A示出了输入数据DA的波形，图4B示出了通过输出端OUT输出的输出数据的波形，图4C示出了从第四延迟部分88输出的数据A的波形，图4D示出了从第三延迟部分86输出的数据C的波形，图4E示出了从第一延迟部分82输出的数据D的波形，图4F示出了从第二延迟部分84输出的数据B的波形。

图3中所示的数据输入部分50、第一至第四延迟部分82、84、86和88和数据输出部分80执行分别与图2中的倒相部分30、第一至第四延迟部分和数据输出部分40相同的功能。然而，由于如上所述M和N都假设为等于2，因此图3的输出缓冲器只采用了四个延迟部分、两个上拉晶体管和两个下拉晶体管。

在图3的数据输入部分50在输出允许信号OEB的作用下启动工作时，它将图4A所示的输入数据DA倒相后输出给第一、第二、第三和第四延迟部分82、84、86和88。为此，数据输入部分50具有与图1的输出缓冲器的部分结构相同的结构。也就是说，数据输入部分50的倒相器52将输出允许信号OEB倒相后输出给NAND门54。NAND门54对倒相器52的输出和输入数据DA执行与非操作，将与非操作的结果输入给第一和第二部分82和84。NOR门56对输入数据DA和输出允许信号OEB执行或非操作，将或非操作的结果输出给第三和第四延迟部分86和88。在这里可以看到，在数据输入部分50启动工作时，从NAND门54输出的数据的电平始终与从NOR门56输出的数据的电平相同。

例如，在输出允许信号OEB为逻辑“高”电平时，通过输出口OUT输出的数据成为“高”阻抗状态90或92，如图4B中所示。然而，在输出允许信号OEB为逻辑“低”电平时，图3的输出缓冲器正常工作，通过输出端OUT输出从逻辑“高”电平逐渐变为逻辑“低”电平或从逻辑“低”电平逐渐变为逻辑“高”电平的数据，如图4B中所示。

第一、第二、第三和第四延迟部分82、84、86和88分别将经数据输入部分倒相的输入数据延迟第一、第二、第三和第四预定时间后逐个在T/4的时间间隔内输出给数据输出部分80。也就是说，第一延迟部分82将NAND门54执行与非操作的结果利用倒相器62和64延迟第一预定时间(t₁)，将图4E中所示的经延迟的数据D输出给第一上拉晶体管MP1的栅极。第二延迟部分84将NAND门54执行与非操作的结果利用倒相器66和68延迟第二预定时间(t₂)，将图4F中所示的经延迟的数据B输出给第二上拉晶体管MP2的栅极。第三延迟部分86将NOR门56执行或非操作的结果利用倒相器70和72延迟第三预定时间(t₃)，将图4D中所示的经延迟的数据C输出给第一下拉晶体管MN1的栅极。第四延迟部分88将NOR门56执行或非操作的结果利用倒相器74和76延迟第四预定时间(t₄)，将图4C中所示的经延迟的数据A输出给第二下拉晶体管MN2的栅极。这里，包含在倒相器62、64、66、68、70、72、74和76内的CMOS晶体管的宽高比可以控制成在输入数据DA从逻辑“高”电平改变为逻辑“低”电平时满足不等式t₁＜t₃＜t₂＜t₄，而在输入数据DA从逻辑“低”电平改变为逻辑“高”电平时满足不等式t₄＜t₂＜t₃＜t₁。

例如，假设接收到的是一个逻辑“低”电平的输出允许信号OEB，如图4A中所示。

考虑到从第一至第四延迟部分82、84、86和88输出的数据的延迟时间或输出顺序，在输入数据DA从逻辑“高”电平改变为逻辑“低”电平时，首先，图4E中所示的第一延迟部分82的输出D的电平从逻辑“低”电平变为逻辑“高”电平，如标号94所示。然后，图4D中所示的第三延迟部分86的输出C的电平从逻辑“低”电平变为逻辑“高”电平，如标号96所示。此后，图4F中所示的第二延迟部分84的输出B的电平从逻辑“低”电平变为逻辑“高”电平，如标号98所示。最后，图4C中所示的第四延迟部分88的输出A的电平从逻辑“低”电平改变为逻辑“高”电平，如标号100所示。也就是说，第一至第四延迟部分82、84、86和88每隔T/4(＝td)逐个将经延迟的数据按D、C、B和A的次序输出给数据输出部分80。

然而，在输入数据DA的电平从逻辑“低”电平改变为逻辑“高”电平时，首先，图4C中所示的第四延迟部分88的输出A的电平从逻辑“高”电平改变为逻辑“低”电平，如标号102所示。然后，图4F中所示的第二延迟部分84的输出B的电平从逻辑“高”电平改变为逻辑“低”电平，如标号104所示。此后，图4D中所示的第三延迟部分的输出C的电平从逻辑“高”电平改变为逻辑“低”电平，如标号106所示。最后，图4E中所示的第一延迟部分82的输出D的电平从逻辑“高”电平改变为逻辑“低”电平，如标号108所示。也就是说，第一至第四延迟部分82、84、86和88每隔T/4(＝td)逐个将经延迟的数据按A、B、C和D的次序输出给数据输出部分80。

图3中所示的数据输出部分80内的第一和第二上拉晶体管MP1和MP2分别在第一和第二延迟部分82和84的输出D和B的作用下导通，各自的源极和漏极接在电源电压V_DD和输出端OUT之间。图3中所示的数据输出部分80内的第一和第二下拉晶体管MN1和MN2分别在第三和第四延迟部分86和88的输出C和A的作用下导通，各自的源极和漏极接在基准电压V_SS和输出端OUT之间。

下面将说明在输出允许信号OEB的电平改变为逻辑“低”电平时数据输出部分80在经第一至第四延迟部分82、84、86和88延迟后输出的数据的作用下的工作情况。例如，在第一上拉晶体管MP1导通、输入数据DA为逻辑“高”电平时，如果输入数据DA的电平改变为逻辑“低”电平，第一上拉晶体管MP1就截止，使得源电流减小。因此，通过输出端OUT输出的数据的电平降低了一个台阶91，如图4B中所示。在第一下拉晶体管MN1截止、输入数据DA为逻辑“高”电平时，如果输入数据DA的电平改变为逻辑“低”电平，第一下拉晶体管MN1就导通，使得吸收电流增大。因此，通过输出端OUT输出的数据的电平又降低了一个台阶93，如图4B中所示。在第二上拉晶体管MP2导通、输入数据DA为逻辑“高”电平时，如果输入数据DA改变为逻辑“低”电平，第二上拉晶体管MP1就截止，使得源电流进一步减小。因此，通过输出端OUT输出的数据的电平再降低一个台阶95，如图4B中所示。在第二下拉晶体管MN2截止、输入数据DA为逻辑“高”电平时，如果输入数据DA改变为逻辑“低”电平，第二下拉晶体管MN2就导通，使得吸收电流更加增大。因此，通过输出端OUT输出的数据的电平再降低了一个台阶97，如图4B中所示。这样，如图4B中所示，通过输出端OUT输出的数据的电平每隔预定时间td逐步降低而不是突然降低，从而使式1中的di/dt减小。

然而，在图4A中所示的输入数据DA从逻辑“低”电平改变回逻辑“高”电平时，第二下拉晶体管MN2截止，从而使得吸收电流减小。因此，通过输出端OUT输出的数据的电平提高了一个台阶99，如图4B中所示。在第二上拉晶体管MP2截止、输入数据DA为逻辑“低”电平时，如果输入数据DA改变为逻辑“高”电平，第二上拉晶体管MP2就导通，使得源电流增大。因此，通过输出端OUT输出的数据的电平又提高了一个台阶101，如图4B中所示。在第一下拉晶体管MN1导通、输入数据DA为逻辑“低”电平时，如果输入数据DA改变为逻辑“高”电平，第一下拉晶体管MN1就截止，使得吸收电流进一步减小。因此，通过输出端OUT输出的数据的电平再提高一个台阶103，如图4B中所示。在第一上拉晶体管MP1截止、输入数据DA为逻辑“低”电平时，如果输入数据DA改变为逻辑“高”电平，第一上拉晶体管MP1就导通，使得源电流更加增大。因此，通过输出端OUT输出的数据的电平再提高一个台阶105，如图4B中所示。这样，如图4B中所示，通过输出端OUT输出的数据的电平每隔预定时间td逐步提高而不是突然提高，从而使式1中的di/dt减小。

在图3中所示的第一上拉晶体管MP1的宽度为第二上拉晶体管MP2的宽度的4.5-5.5倍的情况下，上拉晶体管MP1和MP2导通时的源电流量就增大。在图3中所示的第二下拉晶体管MN2的宽度为第一下拉晶体管MN1的宽度的4.5-5.5倍的情况下，下拉晶体管MN1和MN2导通时的吸收电流量就增大。这样，通过控制上拉晶体管之间的宽度和下拉晶体管之间的宽度，就可以大大减小图3这种输出缓冲器的开关噪声(或地电压反跳效应)，也就是说这种输出缓冲器可以高速工作。

通过控制包含在倒相器62、64、66、68、70、72、74和76内的各CMOS晶体管的宽高比，使得在输入数据DA从逻辑“高”电平改变为逻辑“低”电平时可以得到t₁＜t₄＜t₂＜t₃，t₂＜t₃＜t₁＜t₄，或t₂＜t₄＜t₁＜t₃，而在输入数据DA从逻辑“低”电平改变为逻辑“高”电平时可以得到t₄＜t₁＜t₃＜t₂，t₃＜t₂＜t₄＜t₁，或t₃＜t₁＜t₄＜t₂。例如，在输入数据DA从逻辑“高”电平改变为逻辑“低”电平时，第一至第(M+N)延迟部分32至34和36至38将各个经延迟的信号输出经数据输出部分40，使得各下拉晶体管在这些上拉晶体管截止后才导通。相反，在输入数据DA从逻辑“低”电平改变为逻辑“高”电平时，第一至第(M+N)延迟部分32至34和36至38将各个经延迟的信号输出给数据输出部分40，使得各上拉晶体管在这些下拉晶体管截止后才导通。

图5为图3中所示的数据输入部分50和第一至第四延迟部分82、84、86和88的本发明实施例的电路图。数据输入部分50相应于数据输入部分110，而第一至第四延迟部分82、84、86和88分别相应于第一至第四延迟部分112、114、116和118。

图5中的数据输入部分110包括PMOS晶体管MP₁、MP₂、MP₄、MP₅、MP₆、和MP₇、以及NMOS晶体管MN₁、MN₂、MN₃、MN₄、MN₅、MN₆、和MN₇，这个部分大大减小了传播延迟时间。此外，构成第一至第四延迟部分112、114、116和118的两个倒相器各用一个CMOS晶体管实现，这个CMOS晶体管的宽高比设置成使延迟时间按照是NMOS晶体管导通还是PMOS晶体管导通而有所不同。

例如，在要求的传播延迟时间为2ns时，宽高比必需设置成使经延迟的数据按A、B、C后D或D、C、B后A的次序每隔0.5ns从第一至第四延迟部分82、84、86和88之一输出。

下面将结合附图说明一个输出缓冲器按本发明执行的缓冲方法。图6为可在图2所示的输出缓冲器内执行的本发明的缓冲方法的流程图。这种缓冲方法包括将输入数据DA延迟2N个不同时间的步骤140和在输入数据DA的电平改变的方向上逐步改变输出数据的电平的步骤142、144和146。

参见图6，在步骤140，图2中所示的第一至第(M+N)延迟部分32至34至36至38将输入数据DA延迟(M+N＝2N)个不同的延迟时间，产生相继相隔T/(M+N)的第一至第(M+N)的经延迟的数据。然后，在步骤142，确定输入数据DA是否已从一个第一逻辑电平改变为一个与第一逻辑电平互补的第二逻辑电平，例如确定输入数据DA是否已从一个逻辑“高”电平改变为一个逻辑“低”电平。按照输入数据的电平的改变情况，第一至第(M+N)延迟部分32至34和36至38中的倒相器的CMOS晶体管的NMOS或PMOS晶体管导通或截止。

如果输入数据从逻辑“高”电平改变为逻辑“低”电平，则在步骤144，在依次逐个产生的经延迟的数据的作用下，通过输出端OUT输出的数据的电平以td为时间单位从逻辑“高”电平逐步渐降为逻辑“低”电平，如图4B中所示。然而，如果输入数据DA从逻辑“低”电平改变为逻辑“高”电平，则在步骤146，在依次逐个产生的经延迟的数据的作用下，通过输出端OUT输出的数据的电平以td为时间单位从逻辑“低”电平逐步渐升为逻辑“高”电平。

在如上所述的本发明的输出缓冲器和其中所执行的缓冲方法中，各个上拉和下拉晶体管按预定次序工作，而各宽高比和各上拉和下拉晶体管的电流驱动能力也配置成有所差别，从而防止了输出电流的突然改变。因此，由于减小了式1中的di/dt，可以大大减小地电压反跳效应和经缓冲的数据的噪声和失真，从而可以改善在需要高速操作时的信号传播特性，获得任意长度的传播延迟时间。

虽然本发明结合优选实施例作了说明，但熟悉本技术领域的人员可以理解，根据所附权利要求所指出的本发明的精神无论在形式上或细节上都可进行种种更改，这些都应属于本发明的专利保护范围之内。

Claims

1.一种对输入数据进行缓冲，将经缓冲的输入数据作为输出数据输出的输出缓冲器，所述输出缓冲器包括：

第一至第M和第(M+1)至第(M+N)延迟装置，用来将输入数据延迟(M+N)个不同的延迟时间，并按预定次序每隔T/(M+N)时间输出经延迟的数据，其中M和N各为等于或大于2的整数，而T与使输出数据电平改变所需的时间相应；以及

一个数据输出装置，用来在第一至第(M+N)延迟装置的输出的作用下输出输出数据。

2.权利要求1的输出缓冲器，所述输出缓冲器还包括：

一个倒相装置，用来将输入数据倒相后输出给第一至第(M+N)延迟装置，

其中所述第一至第(M+N)延迟装置将经倒相的输入数据延迟(M+N)个不同的时间后依次每隔T/(M+N)时间输出给数据输出装置。

3.权利要求2的输出缓冲器，其中所述数据输出装置包括：

第一至第M上拉晶体管；以及

第一至第N下拉晶体管，

其中所述第一至第M上拉晶体管各自在第一至第M延迟装置的输出中的一个相应输出的作用下导通，相当于一个源极和漏极接在电源电压和输出数据之间的第一MOS晶体管，而所述第一至第N下拉晶体管各自在第(M+1)至第(M+N)延迟装置的输出中的一个相应输出的作用下导通，相当于一个漏极和源极接在输出数据和基准电压之间的第二MOS晶体管。

4.权利要求2的输出缓冲器，其中所述倒相装置在一个输出允许信号的作用下将输入数据倒相后输出给第一至第(M+N)延迟装置。

5.权利要求3的输出缓冲器，其中所述倒相装置在一个输出允许信号的作用下将输入数据倒相后输出给第一至第(M+N)延迟装置。

6.权利要求1的输出缓冲器，其中所述第一至第(M+N)延迟装置各自包括两个相互串联的倒相器，每个倒相器包括一个互补MOS(CMOS)晶体管，而所述(M+N)个不同时间是通过改变这些CMOS晶体管的每一个的宽高比来控制的。

7.一种在对输入数据进行缓冲、将经缓冲的输入数据作为输出数据输出的输出缓冲器内执行的缓冲方法，所述方法包括下列步骤：

(a)将输入数据延迟(M+N)个不同的预定时间，从而按预定次序产生相继相隔T/(M+N)时间的第一至第(M+N)经延迟数据，其中M和N各为等于或大于2的整数，而T与使输出数据电平改变所需的时间相应；

(b)确定输入数据是否从一个第一逻辑电平改变为一个与第一逻辑电平互补的第二逻辑电平；

(c)如果输入数据的电平从第一逻辑电平改变为第二逻辑电平，使输出数据的电平在按预定次序产生的第一至第(M+N)经延迟的数据的作用下每隔T/(M+N)时间逐步从第一逻辑电平改变为第二逻辑电平；以及

(d)如果输入数据的电平从第二逻辑电平改变为第一逻辑电平，使输出数据的电平在按预定次序产生的第一至第(M+N)经延迟的数据的作用下每隔T/(M+N)时间逐步从第二逻辑电平改变为第一逻辑电平。

8.权利要求7的方法，其中所述输出缓冲器具有在第一至第M经延迟的数据的作用下提供电流的第一至第M上拉晶体管和在第(M+1)至第(M+N)经延迟的数据的作用下吸收电流的第一至第N下拉晶体管，而所述在输出缓冲器内执行的缓冲方法的步骤(c)包括按预定次序逐个产生第一至第(M+N)经延迟的数据，使得下拉晶体管Q(1≤Q≤N)在上拉晶体管P(1≤P≤M)截止后再导通。

9.权利要求8的方法，其中所述缓冲方法的步骤(d)包括按预定次序逐个产生第(M+N)至第一经延迟的数据，使得上述晶体管P(1≤P≤M)在下拉晶体管Q(1≤Q≤N)截止后再导通。

10.一种对输入数据进行缓冲、将经缓冲的输入数据作为输出数据输出的输出缓冲器，所述输出缓冲器包括：

一个能在一个输出允许信号的作用下启动工作的数据输入数据，用来将输入数据倒相，输出经倒相的输入数据；

第一至第四延迟装置，用来将经倒相的输入数据延迟第一、第二、第三和第四预定时间，按预定次序每隔T/4时间输出经延迟的数据，其中T与使输出数据电平改变所需的时间相应；

分别在第一和第二延迟装置的输出的作用下导通的第一和第二上拉晶体管，所述第一和第二上拉晶体管各自的源极和漏极接在电源电压和输出数据之间；以及

分别在第三和第四延迟装置的输出的作用下导通的第一和第二下拉晶体管，所述第一和第二下拉晶体管各自的漏极和源极接在输出数据和基准电压之间。

11.权利要求10的输出缓冲器，其中所述第一上拉晶体管的宽度比第二上拉晶体管的宽度要宽预定倍数。

12.权利要求10的输出缓冲器，其中所述第二下拉晶体管的宽度比第一下拉晶体管的宽度要宽预定倍数。