CN1625054A - 双边可编程延迟单元和提供这种单元的编程的方法 - Google Patents

双边可编程延迟单元和提供这种单元的编程的方法 Download PDF

Info

Publication number
CN1625054A
CN1625054A CNA2004100870951A CN200410087095A CN1625054A CN 1625054 A CN1625054 A CN 1625054A CN A2004100870951 A CNA2004100870951 A CN A2004100870951A CN 200410087095 A CN200410087095 A CN 200410087095A CN 1625054 A CN1625054 A CN 1625054A
Authority
CN
China
Prior art keywords
signal
output
input
inverter
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100870951A
Other languages
English (en)
Other versions
CN100344058C (zh
Inventor
冯凯棣
吴鸿飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1625054A publication Critical patent/CN1625054A/zh
Application granted granted Critical
Publication of CN100344058C publication Critical patent/CN100344058C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00293—Output pulse is a delayed pulse issued after a rising or a falling edge, the length of the output pulse not being in relation with the length of the input triggering pulse

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种对双边可编程延迟单元进行编程的方法和装置，其响应具有上升时间和下降时间的输入信号，包含接收输入信号和提供输出信号的缓冲器，所述输出信号在输出信号的上升和下降时间之间有经过编程的可变延迟。可编程控制源(PCS)向缓冲器提供单独的控制输入。当输入信号从高变到低时，FTPCS对缓冲器中的电容器充电以调整缓冲器输出信号下降之前的时间延迟。当输入信号从低变到高时，RTPCS对缓冲器中的电容器放电以调整缓冲器输出信号上升之前的时间延迟。

Description

双边可编程延迟单元和提供这种单元的编程的方法
技术领域
本发明涉及可编程延迟单元，尤其涉及提供一种双边可编程延迟单元。
背景技术
Hui等人的美国专利5,933,039(Hui′039)″可编程延迟线″涉及基于电压比较器-RS寄存器的延迟线。信号链较长，具有5纳秒(ns)的最小延迟。因此Hui′039专利的延迟线不能用于高速电路。上升沿和下降沿具有相同的延迟时间，所以它不能用作片上定时调整单元。电流源是基于放大器-电阻器的，其设置时间相当长，取决于所选的电阻和寄生电容。Hui′039专利的延迟线操作是基于″复位信号″的；并且没有提供程序代码保护功能，所以它不能用于实时和片上操作。因此，Hui等人的延迟线单元涉及不同于本发明的应用领域和电路结构。
Hui等人的美国专利5,355,038(Hui′038)″可编程延迟线集成电路的体系结构″在构思和系统结构方面类似于Hui′039专利，但是电路实现有某种程度的不同。延迟线是基于电压比较器和RS寄存器的。最小延迟线较长，为10ns，所以它不能工作于高速电路中。上升沿和下降沿不能具有分别的延迟设置，所以它不能被用作片上定时调节单元。对于基于放大器-电阻器的电流源，其设置时间相当长，并取决于所选的电阻和寄生电容。Hui′038的延迟线操作是基于″复位信号″的，并且没有程序代码保护功能，所以它不能用在实时和片上操作中。因此，Hui′038专利的延迟线单元涉及不同于本发明的应用领域和电路结构。
Phillips的美国专利5,936,451″延迟电路和方法″描述了一种涉及极低速度应用，例如功率电机、螺线管的延迟线，其领域与本发明的领域完全不同。Phillips的专利的主要目的是当NFET(场效应晶体管)和PFET设置在电源和地之间时，避免同时接通NFET和PFET。Phillips的专利的目标是获得长延迟而不需要较大的电容器或较大的电阻器，其目的和目标完全不同于本发明。Phillips的专利的延迟电路不能对上升沿和下降沿独立地设置不同的延迟时间。因此，该专利的延迟电路的构思，目的和功能不同于本发明。
Hilton的美国专利6,124,745″延迟和插值定时结构和方法″描述了基于具有2个电容器的差动放大器的延迟电路。其电路结构和操作原理完全不同于本发明。Hilton的专利的延迟电路不能对上升沿和下降沿分别设置不同的延迟时间。因此，Hilton的专利的延迟线的电路结构，操作原理和功能不同于本发明。
图1示出了当前工业中广泛使用的一种常规现有技术的可编程延迟单元10的示意性电路图。延迟单元包括″n″个串联的基于反相器的延迟元件IP1，IP2，...，IPn，一组串联的″n″个传输门TG1，TG2，...，TGn-1，TGn，和″n″位锁存器27。包含串联连接的反相器14和16的基于反相器的延迟元件IP1接收输入线路12上的输入信号IN，并且提供延迟输出，该输出经由节点17连接到传输门TG1的源极/漏极电路以及反相器18的输入端。包含串联连接的反相器18和20的基于反相器的延迟元件IP2，使其输入端连接到节点17，并且使其输出经由节点21连接到传输门TG2的源极/漏极电路，以及通过节点21连接到下一个反相器(未示出)的输入端。如此继续，在延迟单元10末端附近的是连接到传输门TGn-1的源漏极电路的节点23。可编程延迟单元10中最后一个包含串联连接的反相器24和26的基于反相器的延迟元件IPn，使其输入端连接到节点23，并且使其输出端连接到传输门TGn的源极/漏极电路。传输门TG1，TG2，...，TGn-1，TGn的源极/漏极电路连接到节点22和输出线路29。锁存器27根据总线28上的控制字，向到对应″n″个传输门TG1，TG2，...，TGn-1，TGn的栅电极的线路L1，L2，...，Ln-1和Ln中选定的一条线路提供接通信号。
当控制字总线28上的控制字被锁存到锁存器27中时，选择即接通传输门TG1，TG2，...，TGn-1，TGn中的一个，并且选择对应的延迟元件的输出，通过所选择的传输门的源漏极电路经节点22连接到输出线路29，并通过输出线路29提供输出信号OUT。
图1所示的这种延迟单元的问题在于没有分别设置上升沿延迟时间和下降沿延迟时间。每个延迟元件的2个延迟时间通常是不相同的。其结果是当在串联的延迟元件中选择不止一个延迟元件时，延迟时间差被累计。这样，问题就是在来自图1所示的这种电路的输入脉冲和输出脉冲中出现脉冲宽度畸变。
发明内容
本发明提供了一种针对上面参照图1描述的问题的解决方案，该方案是通过提供一种基于反相器的延迟单元实现的，其以非常短的信号链为特征，使得初始延迟时间或最小延迟时间非常小，(2个反相器延迟时间)能够降低到皮秒(ps)级的范围。所述延迟单元能够用作高速集成电路的片上定时调节。
根据本发明，提供了一种双边可编程延迟单元，其包含一个电路，具有快速时间设置、非常短的最小延迟时间和独立的上升沿和下降沿延迟时间设置。本发明的可编程延迟单元能够用作高速系统中的实时片上定时调节单元。
进一步根据本发明，提供了一种对双边可编程延迟单元响应输入信号进行编程的方法和装置。其中包含缓冲器控制电路，其接收具有上升时间和下降时间的输入信号，并且提供一输出信号，在该输出信号的上升时间和下降时间之间具有按对可编程控制源(PCS)编程的可变延迟，其中可编程控制源(PCS)用于向第一和RTPCS提供单独的控制输入。FTPCS提供对缓冲器中的电容器充电的第一输出电流，RTPCS提供对缓冲器电路中的电容器放电的第二输出电流。向PCS提供可变的控制信号。当输入信号从逻辑″高″转变为逻辑″低″时，FTPCS提供通过缓冲器电路的输出电流；当输入信号从逻辑″低″转变为逻辑″高″时，RTPCS提供通过缓冲器电路的输出电流。当输入信号从逻辑″高″转变到逻辑″低″时，缓冲器控制电路响应通过FTPCS的输出电流，或当输入信号从逻辑″低″转变到逻辑″高″时，缓冲器控制电路响应通过RTPCS的输出电流。
优选地，分别在P侧和N侧各有1个受控可编程电流源。P侧可编程源设置门电容的充电电流，使得它能够控制下降沿(当输入信号VA从逻辑″高″转变到逻辑″低″时)的延迟时间。N侧可编程源设置门电容的放电电流，使得它能够控制上升沿(当输入信号VA从逻辑″低″转变到逻辑″高″时)的延迟时间。因此，能够独立调整这2个延迟时间。由于能够分别对双边延迟时间进行编程，因此延迟单元能够对上升沿和下降沿设置不同的延迟时间，这是在调整集成电路的定时中尤其有用的特性。
优选地，可编程电流源包括一对开关电流反射镜或开关电流源，能够以皮秒(ps)级非常快速地接通或断开。在延迟单元中有代码保护电路，其限制P侧电流源仅在输入信号VA为逻辑″高″期间才改变电流设置代码。延迟单元中的代码保护电路也限制N侧电流源仅在输入信号VA为逻辑″低″期间才改变电流设置代码。这样，因为在2个设置之间不会出现延迟时间，因此所有延迟时间均是可预测的。由于双边可编程延迟单元的性能得到改进，因此它能够用于集成电路中的实时和片上定时调节，以达到无假信号状态。
提供了一种包含一对反相器的缓冲器电路。第二反相器是Schmitt触发器电路，其由于正反馈而具有快速上升时间和快速下降时间。
优选地，缓冲器控制电路包含第一反相器和第二反相器。提供了一种缓冲器控制电路，其包含均具有输入端和输出端的第一反相器和第二反相器，第一反相器具有第一输入端和第一输出端，第二反相器具有第二输入端和第二输出端。当输入信号从逻辑″高″转变到逻辑″低″时，第一反相器响应FTPCS以在FTPCS和第一输出端之间连通。当输入信号从逻辑″低″转变到逻辑″高″时，第一反相器响应RTPCS以在RTPCS和第一输出端之间连通。第一反相器的第一输出端连接到与第二反相器的第二输入端相连的节点，其中第二反相器在第二输出端提供输出信号。电容器连接在上述节点和参考电位之间。提供Schmitt触发器电路作为第二反相器。在FTPCS和RTPCS中提供电流反射镜电路。向第一锁存器提供第一控制字，第一锁存器向FTPCS提供第一可变控制信号。向第二锁存器提供第二控制字，第二锁存器向RTPCS提供第二可变控制信号。在FTPCS中提供FET″手指″(fingers)，其中每个″手指″由第一锁存器中的寄存器的输出控制。在RTPCS中提供FET″手指″，其中每个″手指″由相应锁存器中的寄存器的输出控制。
根据本发明的另一个方面，提供了使用可编程延迟单元的双边编程，可编程延迟单元具有包含信号输入端、信号输出端、PSPC连接线和NSPC连接线的缓冲器控制电路。提供了一种P侧可编程电流(PSPC)源，其具有PSPC输入和通过PSPC连接线连接到缓冲器的PSPC电流线。提供了一种N侧(NS)锁存器，其适于接收N侧控制字的输入和N侧写信号，输出作为N侧控制字的函数的N侧开关信号。NS锁存器提供作为N侧控制字的函数的N侧开关信号的输出，N侧开关信号的输出提供给PSPC源的输入。提供了一种N侧可编程电流(NSPC)源，其具有NSPC源输入和通过NSPC连接线连接到缓冲器的NSPC电流线。提供了一种P侧(PS)锁存器，其适于接收P侧控制字的输入和P侧写信号，输出作为P侧控制字的函数的P侧开关信号。PS锁存器提供作为P侧控制字的函数的P侧开关信号的输出，N侧开关信号的输出提供给PSPC源的输入。
缓冲器控制电路包含第一反相器和第二反相器。为缓冲器控制电路提供均具有输入端和输出端的第一反相器和第二反相器，其中第一反相器具有第一输入端和第一输出端，第二反相器具有第二输入端和第二输出端。当输入信号从逻辑″高″转变到逻辑″低″时，第一反相器响应第一PSPC源以在第一PSPC源和第一输出端之间连通。当输入信号从逻辑″低″转变到逻辑″高″时，第二反相器响应第二PSPC源以在第二PSPC源和第一输出端之间连通。将第一反相器的第一输出端连接到与第二反相器的第二输入端相连的节点。
第二反相器在其第二输出端上提供输出信号。在第一反相器中提供PMOS FET和NMOS FET，使其源漏极电路的第一端连接到第一反相器的输出端。将第一反相器的输入端连接到PMOS FET和NMOS FET的栅电极。将PMOS FET和NMOS FET的源漏极电路的相对端连接到第一PSPC源和第二PSPC源的输出。
根据本发明的另一个方面，提供一种响应输入信号的双边可编程延迟单元。缓冲器控制电路接收具有上升时间和下降时间的输入信号，缓冲器控制电路提供一输出信号，在该输出信号的上升时间和下降时间之间具有根据提供给第一和第二可编程控制源(PCS)的编程的可变延迟。第一控制输入提供给FTPCS，单独的第二控制输入提供给RTPCS。每个FTPCS是可编程的，以提供第一可变输出电流。每个RTPCS是可编程的，以提供第二可变输出电流。第一可变控制信号提供给FTPCS，第二可变控制信号提供给RTPCS。
缓冲器控制电路(a)当输出电流通过FTPCS，输入信号从逻辑″高″转变到逻辑″低″时，或(b)当输出电流通过RTPCS，输入信号从逻辑″低″转变到逻辑″高″时，做出响应。FTPCS适于在输入信号从逻辑″高″转变到逻辑″低″时向缓冲器电路提供输出电流。RTPCS适于在输入信号从逻辑″低″转变到逻辑″高″时向缓冲器电路提供输出电流。
附图说明
下面参照附图说明和描述本发明的上述和其它方面和优点，其中：
图1示出了一种常规现有技术的可编程延迟单元的示意性电路图。
图2A是根据本发明的可编程延迟单元的示意性结构图，所述可编程延迟单元能够独立地调整从输入信号VA到输出信号VAD的上升沿延迟时间和下降沿延迟时间。
图2B是图2A示出的包括2个反相器和1个电容器的缓冲器电路的示意图。
图2C示出了作为图2B的缓冲器电路的第二反相器的Schmitt触发器电路。
图2D示出了图2A的P侧可编程电流源，所述电流源是P型电流反射镜。
图2E示出了图2A的包括一组″n″个D型寄存器和与门的P侧锁存器。
图2F示出了图2A的N侧可编程电流源，所述电流源是N型电流反射镜。
图2G示出了图2A的包括一组″n″个D型寄存器、反相器和与门的N侧锁存器。
具体实施方式
图2A是根据本发明的可编程延迟单元30的示意性结构图，所述可编程延迟单元能够独立地调整响应输入信号VA产生的输出信号VAD的上升沿延迟时间和下降沿延迟时间。
图2A示出的可编程延迟单元30包括5个子电路。第一个子电路是缓冲器电路U1，其接收输入信号VA并产生输出信号VAD。可编程延迟单元30还包含P侧可编程电流(PSPC)源U2，P侧(PS)锁存器U3，N侧可编程电流(NSPC)源U4和N侧(NS)锁存器U5。
锁存器U3响应计算机控制系统(未示出)控制下的来自P侧控制字输入总线40的数字输入，向PSPC源U2提供数字信号以控制对相对于输入信号VA的下降沿时间的输出信号VAD的下降沿延迟时间的调节。接着，PSPC源U2响应来自PS锁存器U3的数字下降沿延迟控制信号，产生通过线路36提供给缓冲器电路U1的电流，其可变幅度控制输出信号VAD的下降沿延迟时间。
锁存器U5响应计算机控制系统(未示出)控制下的来自N侧控制字输入总线50的数字输入，向NSPC源U4提供数字信号以控制对相对于输入信号VA的上升沿时间的输出信号VAD的上升沿延迟时间的调节。接着，NSPC源U4响应来自NS锁存器U5的上升沿延迟控制信号，产生通过线路38提供给缓冲器电路U1的电流，其可变幅度控制输出信号VAD的上升沿延迟时间。
于是，可独立地控制相对于输入信号VA的下降沿和上升沿时间的输出信号VAD的下降沿延迟时间和上升沿延迟时间。
电压为VCC(正电压)的电源经由连接节点通过线路31连接到所有的子电路，包括缓冲器U1，PSPC源U2，PS锁存器U3，NSPC源U4和NS锁存器U5。电源的地或参考电位(0V)经由连接节点通过线路32连接到所有的子电路，包括缓冲器U1，PSPC源U2，PS锁存器U3，NSPC源U4和NS锁存器U5。
P侧控制字作为数字信号通过总线40提供给PS锁存器U3，写信号通过线路66提供给PS锁存器U3。如本领域的技术人员所能够理解的，总线40上的P侧控制字和线路66上的写信号由系统控制器(未示出)提供给PS锁存器U3，系统控制器可以是微处理器，相位检测器，微控制器或假信号检测器。
PS锁存器U3通过线路41，42，43向PSPC源U2提供一组数字开关信号PL1，...，PLn-1，PLn，PSPC源U2通过U2到U1的缓冲器输入线路36连接到缓冲器U1以向其提供模拟电流。通过U2到U1的缓冲器输入线路36的模拟电流根据P侧锁存器U3所寄存的线路40上的P侧控制字进行变化。
N侧控制字作为数字信号通过总线50提供给NS锁存器U5，写信号通过线路76提供给NS锁存器U5。如本领域的技术人员所能够理解的，总线50上的N侧控制字和线路76上的写信号由系统控制器(未示出)提供，系统控制器可以是微处理器，相位检测器，微控制器或假信号检测器。
NS锁存器U5通过线路51，52，53向NSPC源U4提供一组数字开关信号NL1，...，NLn-1，NLn，NSPC源U4通过线路38连接到缓冲器U1以向其提供模拟电流。通过线路38的模拟电流根据N侧锁存器U5所寄存的线路50上的N侧控制字进行变化。
输入信号VA通过线路12′连接到缓冲器U1，从线路12′连接到线路46以到达PS锁存器U3，并且从线路12′连接到线路56以到达NS锁存器U5。缓冲器U1通过线路39提供输出信号VAD。
1.缓冲器电路
参照图2B，缓冲器电路U1包括2个反相器I1和I2以及电容器C。第一反相器I1的输入接收线路12′上的输入信号VA，并且在节点37上提供其输出。来自PSPC源U2的线路36和来自NSPC源U4的线路38连接到第一反相器I1。
电容器C的一端通过节点/线路37连接到第一反相器I1的输出端和第二反相器I2的输入端。电容器C的另一端经由节点/线路32连接到参考电位(0V)。
如图2C所示，第二反相器I2是输入端连接到节点/线路37并且输出端连接到输出线路39以提供输出信号VAD的Schmitt触发器电路。另外，第二反相器I2通过线路31连接到供电电压VCC，并且经由线路32连接到参考电位(0V)。
参照图2B，第一反相器I1包含CMOS对的FET器件，包括PFET PA和NFET NA，其源极/漏极电路串联，且漏极在节点37连接在一起。PFETPA的源极端经由线路36连接到PSPC源U2。NFET NA的源极端经由线路38连接到NSPC源U4。
当线路12′上的输入信号VA从逻辑″高″转变到逻辑″低″时，在反相器I1中，PFET PA被接通，NFET NA断开。当PFET PA接通时，在线路36上产生模拟电流。根据总线40上的P侧数字控制字变化的模拟电流流经线路36、PFET PA的源极/漏极电路进入节点37，以相对于参考电位对输入电容C充电。换言之，对电容器C或第二反相器I2的输入电容充电的电流是流经连接PSPC源U2的线路36(如上所述)的源电流，如图2D所示。
如果充电电流较大，则节点37处电容C上的电压迅速增加，第二反相器I2的输出会较早从逻辑″高″转变到逻辑″低″。这样输出信号VAD的下降沿延迟时间较短。另一方面，如果充电电流较小，则节点37处电容C上的电压增加缓慢，第二反相器I2的输出VAD会较迟从逻辑″高″转变到逻辑″低″。这样输出信号VAD的下降沿延迟时间较长。
当输入信号VA从逻辑″低″转变到逻辑″高″时，在反相器I1中，PFETPA被断开，NFET NA接通。当NFET NA接通时，模拟电流从电容器C流出，经过节点37和缓冲器U1与NSPC U4之间的线路38。由于模拟吸收电流流经连接到NSPC源U4的线路38(如上所述)，如图2F所示，因此根据总线50上的数字N侧控制字变化的模拟电流对第二反相器I2输入端的输入电容C放电。
如果放电电流较大，则电容C上的电压迅速降低，第二反相器I2的输出VAD会较早从逻辑″低″转变到逻辑″高″，并且输出信号VAD的上升沿延迟时间较短。如果放电电流较小，则电容C上的电压缓慢降低，第二反相器I2的输出会较迟从逻辑″低″转变到逻辑″高″，并且输出信号VAD的上升沿延迟时间较长。
第二反相器I2的输入电容C可以是单独的电容器C，如图2B所示。可选地，输入电容C可以包括第一反相器I1的输出电路的寄生电容和第二反相器I2的输入电路的寄生电容。
显然，PSPC源U2决定下降沿延迟时间，NSPC源U4决定上升沿延迟时间。由于PSPC源U2和NSPC源U4是分别控制的，如上所述，因此能够独立设置下降沿延迟时间和上升沿延迟时间。
图2C示出了第二反相器I2的优选实施例的示意电路图，该第二反相器I2包含在Schmitt触发器结构中连接的PMOS FET器件PB、PC和PD，以及NMOS FET器件NB、NC和ND。由于正反馈，第二反相器I2能够减少反相器输出信号VAD的上升时间和下降时间。节点/线路37充当第二反相器I2的输入端，其通过节点/线路61连接到PMOS FET PB和PC的栅极和NMOS FET NB和NC的栅极。
供电电压VCC通过线路31连接到节点/线路66，从而连接到PMOSFET PB的源极和NMOS FET ND的漏极。参考电位0V通过线路32连接到节点和线路65，节点和线路65连接到NMOS FET NC的源极和PMOSFET PD的漏极。
PMOS FET PB和PC与NMOS FET NB和NC的源极/漏极电路依序串联在节点66(VCC)和节点65(0V)之间。PMOS FET PB的漏极通过节点和线路62连接到PMOS FET PD和PC的源极。NMOS FET NC的漏极通过节点和线路63连接到NMOS FET NB和ND的源极。PMOS FET PC和NMOS FET NB的漏极通过节点和线路64以及输出线路39连接到用于输出信号VAD的端子和PMOS FET PD与NMOS FET ND的栅极。
2.P侧可编程电流(PSPC)源U2
图2D是图2A的PSPC源U2的示意电路图，该PSPC源U2是将线路41-43上来自PS锁存器U3的数字输入信号转换成通过输出线路36的模拟电流的P型电流反射镜。电流反射镜的主要部分包含固定电流源IP和初始PMOS FET P0，以提供要反射的电流。PMOS FET P0的源极经由线路/节点71连接到线路31，从而到达供电电压VCC。PMOS FET P0的漏极和栅级互连到节点/线路72和固定电流源IP的高端。固定电流源IP的低端通过线路32连接到电源的参考电位(0V)端。
P型电流反射镜的次要部分包括一组PMOS FET″手指″P1，...，Pn-1，Pn和缺省的PFET PD，所述PMOS FET″手指″包括通过开关电路切换的可编程电流源，所述开关电路与可编程电流源连接，且接收线路41、42、43上来自PS锁存器U3的相应数字开关信号。PMOS FET P0，被切换的PMOS FET P1，...，Pn-1，Pn和PMOS缺省FET PD具有相同的沟道长度，但是它们的沟道宽度均不同。通过每个″手指″P1，...，Pn-1，Pn的模拟电流是通过固定电流源IP的电流，与该特定″手指″中PMOS FET的沟道宽度与PMOS FET P0的沟道宽度的比值的乘积。
开关电路包括一组反相器IP1，...，IPn-1，IPn，相应的PMOS FETP1_1，P1_2，...，Pn-1_1，Pn-1_2，Pn_1和Pn_2的串联对响应线路41、42、43上的信号PL1、PLn-1和PLn，导通或断开每个″手指″P1，...，Pn-1，Pn。PMOS FET P1_1和P1_2、PFET Pn-1_1和PFET Pn-1_2、以及Pn_1和Pn_2作为串联对连接，其源极/漏极电路串联连接。上方PMOSFET P1_1，Pn-1_1和Pn_1的源极经由线路/节点71和线路31连接到电源VCC。PFET P1_2，Pn-1_2和Pn_2的漏极经由线路/节点72连接到PMOS FET P0的栅极和电流源IP的高端。PMOS FET P1、Pn-1、Pn的漏极经由线路/节点79和输出线路36连接到缓冲器U1。
线路41上来自P侧锁存器U3的第一输入PL1连接到第一开关电路的节点73，该开关电路连接到PMOS FET P1_2的栅极和向PMOS FETP1_1的栅极提供输出的反相器IP1的输入端。线路42上来自PS锁存器U3的第n-1个输入PLn-1连接到第n-1个开关电路的节点75，所述开关电路连接到PMOS FET Pn-1_2的栅极和向PMOS FET Pn-1_1的栅极提供输出的反相器IPn-1的输入端。线路43上来自PS锁存器U3的第n个输入PLn连接到第n个开关电路的节点77，所述开关电路连接到PMOSFET Pn_2的栅极和向PMOS FET Pn_1的栅极提供输出的反相器IPn的输入端。
例如，当PL1线路41上来自PS锁存器U3的控制信号为逻辑″低″时，在第一开关电路中，PMOS FET P1_1断开，PMOS FET P1_2接通，导致PMOS FET P1接通，使得通过PMOS FET P1的反射电流接通，从而允许电流从电压源VCC经线路31、节点71、″手指″P1的源极/漏极和节点79流出，以通过线路36向缓冲器U1提供输出电流。另一方面，当PL1线路41上的控制信号为逻辑″高″时，PMOS FET P1_1接通，PMOS FETP1_2断开，因此PMOS FET P1断开，没有反射电流源(即电流)经由″手指″P1的源极/漏极电路通过线路79和线路36到达缓冲器U1。
PMOS FET PD是没有任何开关电路连接到其栅电极的缺省″手指″。当缓冲器U1的PMOS FET PA接通时，PMOS FET PD始终提供充电电流，使得当所有可编程″手指″都被断开时，PMOS FET PD仍然经由线路/节点79通过线路36向缓冲器U1提供充电电流。所有反相器(IP1，...，IPn-1，IPn)由电源VCC和0V供电。
3.P侧(PS)锁存器U3
图2E是图2A的PS锁存器U3的示意性电路图。PS锁存器U3包括一组″n″个D型寄存器PD1，...，PDn-1，PDn。D型寄存器或D寄存器是数字电路中非常普遍的单元。这种寄存器具有2个输入：数据D和时钟CLK。当有脉冲提供给CLK输入时，输入D上的逻辑状态被读取到寄存器的输出Q。D型寄存器的数据端连接到总线40中的各个线路PCW1，...，PCWn-1，PCWn，所述线路将P侧控制字的位连接到相应的寄存器。寄存器PD1，...，PDn-1，PDn的补码输出-Q通过线路41-43向P侧PSPC源U2提供数字控制信号PL1，...，PLn-1，PLn。
当总线40上的P侧控制字用线路66上的写信号写入时，(写信号通过与门45连接到节点，该节点通过线路/节点44连接寄存器PD1，...，PDn-1，PDn的CLK输入)，能够改变″手指″P1，Pn-1，Pn的控制信号的逻辑状态。例如，当线路PCW1上的位为逻辑″高″并且被写入寄存器PD1时，PL1线路41为逻辑″低″，从而接通P侧PSPC源U2的″手指″P1。然而，当线路PCW1上的位为逻辑″低″并且被写入寄存器PD1时，PL1线路41为逻辑″高″，从而断开P侧PSPC源U2的″手指″P1。
与门45是重要的，因为它提供保护，只有当线路46上到与门45的输入信号VA为逻辑″高″时(此时缓冲器U1的第一反相器I1的PMOSFET PA断开)，才允许线路66上的写信号将P侧控制字的新状态写入到寄存器PD1，...，PDn-1，PDn中，以改变″手指″P1，...，Pn-1，Pn的逻辑状态。
保护功能保证了输入信号VA的输入脉冲的每个下降沿的延迟时间的定时是可预测和可控制的。这个功能使得延迟单元能够在线和实时地调整高速系统的定时。
所有D型寄存器(PD1，...，PDn-1，PDn)和与门45均由电源VCC和0V供电。(请删除D型寄存器上的连接31和32)。
4.N侧可编程电流(NSPC)源U4
图2F是图2A的NSPC源U4的示意电路图，该NSPC源U4是将线路51-53上来自PS锁存器U5的数字输入信号转换成通过输出线路38的模拟电流的N型电流反射镜。电流反射镜的主要部分包含固定电流源IN和初始NMOS FET N0，以提供要反射的电流。NMOS FET P0的源极经由线路/节点81连接到线路32，从而到达参考电位(0V)。NMOS FET N0的漏极和栅极互连到节点/线路82和固定电流源IN的低端。固定电流源IN的高端通过线路31连接到供电电压VCC的端子。
图2F示出的NSPC源U4是N型电流反射镜。电流反射镜的主要部分是固定电流源IN和PMOS FET N0。电流反射镜U4的次要部分是一组被切换的NMOS FET″手指″N1，...，Nn-1，Nn的组和缺省的NMOS FETND。NFET N0，N1，...，Nn-1，Nn，ND具有相同的沟道长度和不同的沟道宽度，通过每个″手指″的电流是通过固定电流源IN的电流，与该特定″手指″中NMOS FET的沟道宽度与PMOS FET N0的沟道宽度的比值的乘积。
反相器IN1，...，INn-1，INn，NMOS FET N1_1，N1_2，...，Nn-1_1，Nn-1_2，Nn_1，Nn_2被用于接通或断开每个″手指″。例如，当NL1线路51上来自NS锁存器U5的控制信号为逻辑″高″时，NMOS FET N1_1断开，NMOS FET N1_2接通，使得NMOS FET N1接通，通过NMOS FETN1的反射电流导通。当NL1线路51上的控制信号为逻辑″低″时，NMOSFET N1_1接通，NMOS FET N1_2断开，因此NMOS FET N1断开，没有反射电流源(即电流)从″手指″N1通过NSPC源U4的″手指″的源极/漏极电路、线路79和线路38到达缓冲器U1。
NMOS FET ND是在栅极没有开关电路的缺省″手指″。当缓冲器U1的NMOS FET NA接通时，NMOS FET ND始终提供放电电流，使得当所有可编程″手指″被断开时，NMOS FET ND仍然提供放电电流。全部反相器(IN1，...，INn-1，INn)由跨接电源VCC和参考电位(0V)的连接来供电。
5.N侧(NS)锁存器U5
图2G示出的NS锁存器U5包括一组D型寄存器ND1，...，NDn-1，NDn，其中寄存器的数据端连接到N侧控制字的位NCW1，...，NCWn-1，NCWn。寄存器ND1，...，NDn-1，NDn的输出通过线路51-53向NSPC源U4提供数字控制信号NL1，...，NLn-1，NLn。当总线50上的控制字用线路76上的写信号(通过与门55发送到连接寄存器ND1，...，NDn-1，NDn的CLK输入的节点和线路54)写入寄存器ND1，...，NDn-1，NDn时，能够改变寄存器NL1，NLn-1，NLn的控制信号的逻辑状态。
例如，当线路NCW1上来自P侧控制总线50的控制字位为逻辑″高″并且被写入寄存器ND1时，NL1线路51上的控制信号为逻辑″高″，从而接通NSPC源U4的″手指″N1，当NCW1的位为逻辑″低″并且被写入寄存器ND1时，NL1为逻辑″低″，从而断开NSPC源U4的″手指″N1。
反相器57和与门55的组合提供了重要的保护，只有当输入信号VA为逻辑″低″时，缓冲器U1的NMOS FET NA才断开，写信号才被允许向寄存器ND1，...NDn-1，NDn写入N侧控制字的新状态，以改变线路NL1，...，NLn-1，NLn上的逻辑状态。
保护功能保证了输入信号VA的输入脉冲的每个上升沿的延迟时间是可预测和可控制的。这个功能使得延迟单元能够在线和实时地调整高速系统的定时。
全部D型寄存器(ND1，...，NDn-1，NDn)、与门55和反相器57通过电源VCC和参考电位(0V)来供电。
虽然根据上述特定实施例描述了本发明，然而本领域的技术人员会认识到，本发明在实施时可以在所附权利要求的宗旨和范围内进行修改，即在不偏离本发明的宗旨和范围的前提下，可以进行形式和细节的改变。因此，所有这种改变均在本发明的范围内，并且本发明包括后面权利要求的主题。

Claims (20)

1.一种提供双边可编程延迟单元的编程的方法，包括：
提供适于接收缓冲器输入信号的缓冲器电路，所述缓冲器输入信号在输入信号下降时间下降，在输入信号上升时间上升；
所述缓冲器电路在输出信号下降时间提供下降的缓冲器输出信号，并且在输出信号上升时间提供上升的缓冲器输出信号；
提供可变的下降时间控制输入；
提供可变的上升时间控制输入；
提供下降时间可编程控制源(FTPCS)，用于根据所述下降时间控制输入将可变FTPCS信号编程到所述缓冲器电路；
提供上升时间可编程控制源(RTPCS)，用于根据所述上升时间控制输入将可变RTPCS信号编程到所述缓冲器电路；
所述缓冲器电路根据所述可变FTPCS信号提供在所述输入信号下降时间和所述输出信号下降时间之间有下降时间延迟的所述缓冲器输出信号；以及
所述缓冲器电路根据所述可变RTPCS信号提供在所述输入信号上升时间和所述输出信号上升时间之间有上升时间延迟的所述缓冲器输出信号。
2.如权利要求1所述的方法，其中所述缓冲器电路包含第一反相器和第二反相器。
3.如权利要求1所述的方法，包含：
提供包含第一反相器和第二反相器的所述缓冲器电路；
使所述第一反相器具有用于经由中间节点接收所述缓冲器输入信号的输入端；
使第二反相器的输出端产生响应第二反相器输入端的输入的所述缓冲器输出信号；
使所述第一反相器具有连接到所述第二反相器输入端的第一反相器输出端；
当所述输入信号从逻辑″高″转变到逻辑″低″时，使所述第一反相器响应所述FTPCS以初始化所述下降时间延迟；
当所述输入信号从逻辑″低″转变到逻辑″高″时，使所述第一反相器响应所述第二RTPCS以初始化所述上升时间延迟；
产生所述第二反相器的触发，以在所述下降时间延迟的结束处初始化所述下降缓冲器输出信号，并且在上升时间延迟的结束处初始化所述上升缓冲器输出信号。
4.如权利要求3所述的方法，包含将电容器连接在所述节点和参考电位之间。
5.如权利要求3所述的方法，包含：
将电容器连接在所述节点和参考电位之间；以及
以Schmitt触发器电路作为所述第二反相器。
6.如权利要求3所述的方法，包含使所述缓冲器控制电路进行如下响应：
a.当所述输入信号从逻辑″高″转变到逻辑″低″时，响应来自所述FTPCS的输出电流；以及
b.当所述输入信号从逻辑″低″转变到逻辑″高″时，响应通过所述RTPCS的输出电流。
7.如权利要求3所述的方法，包含：
向第一锁存器提供第一控制字，第一锁存器向所述FTPCS提供第一可变控制信号；以及
向第二锁存器提供第二控制字，第二锁存器向所述RTPCS提供第二可变控制信号。
8.如权利要求7所述的方法，包含：
在所述FTPCS中提供FET″手指″，其中每个″手指″由来自所述第一锁存器中的寄存器的输出控制；以及
在所述第二RTPCS中提供FET″手指″，其中每个″手指″由来自相应锁存器中的寄存器的输出控制。
9.如权利要求3所述的方法，包含：
在所述FTPCS和所述RTPCS中提供电流反射镜电路；
向第一锁存器提供第一控制字，第一锁存器向所述第一FTPCS提供第一可变控制信号；
向第二锁存器提供第二控制字，第二锁存器向所述RTPCS提供第二可变控制信号；以及
在FTPCS中提供FET″手指″，其中每个″手指″由来自所述第一锁存器中的寄存器的输出控制；以及
在所述RTPCS中提供FET″手指″，其中每个″手指″由来自相应锁存器中的寄存器的输出控制。
10.如权利要求9所述的方法，包含将电容器连接在所述节点和参考电位之间。
11.如权利要求9所述的方法，包含：
将电容器连接在所述节点和参考电位之间；以及
提供Schmitt触发器电路作为所述第二反相器。
12.如权利要求9所述的方法，包含在所述FTPCS和所述RTPCS中提供电流反射镜电路。
13.如权利要求9所述的方法，还包含：
向第一锁存器提供第一控制字，第一锁存器向所述FTPCS提供第一可变控制信号；以及
向第二锁存器提供第二控制字，第二锁存器向所述RTPCS提供第二可变控制信号。
14.如权利要求13所述的方法，包含：
在所述FTPCS中提供FET″手指″，其中每个″手指″由来自所述第一锁存器中的寄存器的输出控制；以及
在所述RTPCS中提供FET″手指″，其中每个″手指″由来自相应锁存器中的寄存器的输出控制。
15.一种在可编程延迟单元中提供双边编程的方法，包括以下步骤：
提供具有信号输入端、信号输出端、PSPC连接线和NSPC连接线的缓冲器控制电路；
提供P侧可编程电流(PSPC)源，所述P侧可编程电流(PSPC)源具有PSPC输入和通过所述PSPC连接线连接到所述缓冲器的PSPC电流线；
提供N侧(NS)锁存器，其适于接收N侧控制字的输入和N侧写信号，以及作为所述N侧控制字的函数的N侧开关信号的输出；
所述NS锁存器提供作为所述N侧控制字的函数的N侧开关信号的输出，其中所述N侧开关信号的输出提供给所述PSPC源的所述输入；
提供N侧可编程电流(NSPC)源，其具有NSPC源输入和通过所述NSPC连接线连接到所述缓冲器的NSPC电流线；
提供P侧(PS)锁存器，其适于接收P侧控制字的输入和P侧写信号，以及作为所述P侧控制字的函数的P侧开关信号的输出；以及
所述PS锁存器提供作为所述P侧控制字的函数的P侧开关信号的输出，其中所述N侧开关信号的所述输出提供给所述PSPC源的所述输入。
16.如权利要求15所述的方法，其中所述缓冲器控制电路包含第一反相器和第二反相器。
17.如权利要求15所述的方法，包括：
提供包含均具有输入端和输出端的第一反相器和第二反相器的所述缓冲器控制电路，其中所述第一反相器具有第一输入端和第一输出端，所述第二反相器具有第二输入端和第二输出端；
当所述输入信号从逻辑″高″转变到逻辑″低″时，使所述第一反相器响应所述第一PSPC源以在所述第一PSPC源和所述第一输出之间连通；
当所述输入信号从逻辑″低″转变到逻辑″高″时，使所述第一反相器响应所述第二PSPC源以在所述第二PSPC源和所述第一输出之间连通；
将所述第一反相器的所述第一输出端连接到与所述第二反相器的所述第二输入端相连的节点；以及
所述第二反相器在其所述第二输出端上提供输出信号。
18.如权利要求15所述的方法，包括：
在所述第一反相器中提供PMOS FET和NMOS FET，其源漏极电路的第一端连接到所述第一反相器的所述输出端；
将所述第一反相器的所述输入端连接到所述PMOS FET和所述NMOS FET的栅电极。
19.如权利要求18所述的方法，包含将所述PMOS FET和所述NMOS FET的所述源漏极电路的相对端连接到所述第一PSPC源和所述第二PSPC源的输出端。
20.一种双边可编程延迟单元，包括：
适于接收缓冲器输入信号的缓冲器电路，其中所述缓冲器输入信号在输入信号下降时间下降，并且所述缓冲器输入信号在输入信号上升时间上升；
所述缓冲器电路适于在输出信号下降时间提供下降的缓冲器输出信号，并且在输出信号上升时间提供上升的缓冲器输出信号；
可变的下降时间控制输入；
可变的上升时间控制输入；
下降时间可编程控制源(FTPCS)，用于根据所述下降时间控制输入将可变FTPCS信号编程到所述缓冲器电路；
上升时间可编程控制源(RTPCS)，用于根据所述上升时间控制输入将可变RTPCS信号编程到所述缓冲器电路；
所述缓冲器电路根据所述可变FTPCS信号提供在所述输入信号下降时间和所述输出信号下降时间之间有下降时间延迟的所述缓冲器输出信号；以及
所述缓冲器电路根据所述可变RTPCS信号提供在所述输入信号上升时间和所述输出信号上升时间之间有上升时间延迟的所述缓冲器输出信号。
CNB2004100870951A 2003-12-04 2004-10-26 双边可编程延迟单元和提供这种单元的编程的方法 Expired - Fee Related CN100344058C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/729,779 US6914467B2 (en) 2003-12-04 2003-12-04 Dual edge programmable delay unit
US10/729,779 2003-12-04

Publications (2)

Publication Number Publication Date
CN1625054A true CN1625054A (zh) 2005-06-08
CN100344058C CN100344058C (zh) 2007-10-17

Family

ID=34634031

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100870951A Expired - Fee Related CN100344058C (zh) 2003-12-04 2004-10-26 双边可编程延迟单元和提供这种单元的编程的方法

Country Status (5)

Country Link
US (1) US6914467B2 (zh)
JP (1) JP3899098B2 (zh)
KR (1) KR100604772B1 (zh)
CN (1) CN100344058C (zh)
TW (1) TWI330942B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101505147B (zh) * 2008-02-05 2010-09-15 南亚科技股份有限公司 用来产生理想上升与下降时间的装置及方法
CN105162455A (zh) * 2015-09-02 2015-12-16 合肥工业大学 一种新型逻辑电路
CN106936415A (zh) * 2015-12-31 2017-07-07 北京同方微电子有限公司 一种低功耗应用延时电路
CN109088622A (zh) * 2018-08-02 2018-12-25 深圳市精嘉微电子有限公司 一种细粒度延迟输出控制的电路和方法
CN114006605A (zh) * 2021-12-31 2022-02-01 峰岹科技(深圳)股份有限公司 单边沿延时电路
CN115016593A (zh) * 2022-06-30 2022-09-06 华大半导体有限公司 可编程修调比特实现电路及驱动电路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250800B2 (en) * 2005-07-12 2007-07-31 Hewlett-Packard Development Company, L.P. Clock pulse width control circuit
US7733146B2 (en) * 2006-02-06 2010-06-08 Aeroflex Colorado Springs Inc. SET and SEGR resistant delay cell and delay line for Power-On Reset circuit applications
JP2007228044A (ja) 2006-02-21 2007-09-06 Sony Corp デジタルｄｌｌ回路
US8219950B2 (en) * 2009-03-20 2012-07-10 Arm Limited Propagation delay time balancing in chained inverting devices
US8054101B2 (en) * 2009-05-07 2011-11-08 Faraday Technology Corp. Current source applicable to a controllable delay line and design method thereof
US8762611B2 (en) * 2012-02-15 2014-06-24 Infineon Technologies Ag System comprising a bus, and method to transmit data over a bus system
US10622979B2 (en) 2018-08-20 2020-04-14 Texas Instruments Incorporated Delay cell
CN111030647B (zh) * 2019-12-26 2024-03-26 普冉半导体(上海)股份有限公司 双边延时电路
US20230421156A1 (en) * 2022-06-24 2023-12-28 Qualcomm Incorporated Glitch absorbing buffer for digital circuits

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2951930C2 (de) 1979-12-21 1982-10-28 Siemens AG, 1000 Berlin und 8000 München Impulsformer
US4888062A (en) * 1987-08-31 1989-12-19 Canon Kabushiki Kaisha Pin junction photovoltaic element having I-type semiconductor layer comprising non-single crystal material containing at least Zn, Se and H in an amount of 1 to 4 atomic %
US5144173A (en) * 1989-06-30 1992-09-01 Dallas Semiconductor Corporation Programmable delay line integrated circuit having programmable resistor circuit
US5175452A (en) * 1991-09-30 1992-12-29 Data Delay Devices, Inc. Programmable compensated digital delay circuit
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
US5572159A (en) * 1994-11-14 1996-11-05 Nexgen, Inc. Voltage-controlled delay element with programmable delay
US5936451A (en) * 1994-12-29 1999-08-10 Stmicroeletronics, Inc. Delay circuit and method
US6133751A (en) * 1998-08-05 2000-10-17 Xilinx, Inc. Programmable delay element
KR100261215B1 (ko) * 1997-07-29 2000-07-01 윤종용 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체장치
US6031401A (en) * 1998-06-08 2000-02-29 Tritech Microelectronics, Ltd. Clock waveform synthesizer
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
US6124745A (en) * 1999-05-19 2000-09-26 Analog Devices, Inc. Delay and interpolation timing structures and methods
US6271682B1 (en) * 1999-09-01 2001-08-07 Micron Technology, Inc. Method and apparatus for high-speed edge-programmable timing signal generator
US6417713B1 (en) * 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
US6348827B1 (en) 2000-02-10 2002-02-19 International Business Machines Corporation Programmable delay element and synchronous DRAM using the same
US6535057B2 (en) * 2000-05-29 2003-03-18 Stmicroelectronics Ltd. Programmable glitch filter
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
US6603339B2 (en) 2001-12-14 2003-08-05 International Business Machines Corporation Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator
US6798186B2 (en) * 2002-05-08 2004-09-28 Lsi Logic Corporation Physical linearity test for integrated circuit delay lines

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101505147B (zh) * 2008-02-05 2010-09-15 南亚科技股份有限公司 用来产生理想上升与下降时间的装置及方法
CN105162455A (zh) * 2015-09-02 2015-12-16 合肥工业大学 一种新型逻辑电路
CN106936415A (zh) * 2015-12-31 2017-07-07 北京同方微电子有限公司 一种低功耗应用延时电路
CN106936415B (zh) * 2015-12-31 2022-03-22 紫光同芯微电子有限公司 一种低功耗应用延时电路
CN109088622A (zh) * 2018-08-02 2018-12-25 深圳市精嘉微电子有限公司 一种细粒度延迟输出控制的电路和方法
CN109088622B (zh) * 2018-08-02 2023-10-31 深圳市精嘉微电子有限公司 一种细粒度延迟输出控制的电路和方法
CN114006605A (zh) * 2021-12-31 2022-02-01 峰岹科技(深圳)股份有限公司 单边沿延时电路
CN114006605B (zh) * 2021-12-31 2022-05-10 峰岹科技(深圳)股份有限公司 单边沿延时电路
CN115016593A (zh) * 2022-06-30 2022-09-06 华大半导体有限公司 可编程修调比特实现电路及驱动电路
CN115016593B (zh) * 2022-06-30 2023-10-20 华大半导体有限公司 可编程修调比特实现电路及驱动电路

Also Published As

Publication number Publication date
KR100604772B1 (ko) 2006-07-28
JP2005168029A (ja) 2005-06-23
JP3899098B2 (ja) 2007-03-28
TW200539573A (en) 2005-12-01
TWI330942B (en) 2010-09-21
US20050122151A1 (en) 2005-06-09
US6914467B2 (en) 2005-07-05
CN100344058C (zh) 2007-10-17
KR20050054437A (ko) 2005-06-10

Similar Documents

Publication Publication Date Title
CN100344058C (zh) 双边可编程延迟单元和提供这种单元的编程的方法
US6897696B2 (en) Duty-cycle adjustable buffer and method and method for operating same
CN1271785C (zh) 电平移位电路和半导体集成电路
US20080106297A1 (en) Slew rate controlled circuits
US8717080B2 (en) Digital delay line driver
US6992511B2 (en) Output buffer circuit
CN1909371A (zh) 具有保持的转换速率的输出驱动器
CN1540864A (zh) 半导体装置
CN1130019C (zh) 同步延迟电路
US7468616B1 (en) Circuit for and method of generating a delay in an input/output port of an integrated circuit device
CN104935325B (zh) 接口电路中的输出电路
CN1236558C (zh) 脉冲信号转变延迟调节电路
CN1881801A (zh) 半导体集成电路器件
CN104378095B (zh) 共源共栅h桥预驱动器
JP2011124689A (ja) バッファ回路
US5600261A (en) Output enable access for an output buffer
US6859072B2 (en) Method for clock control of clocked half-rail differential logic with sense amplifier and single-rail logic
WO2023284395A1 (zh) 电压转换电路与存储器
US20150263705A1 (en) Signal transmission circuit and clock buffer
US6750678B2 (en) Method for increasing the load capacity of clocked half-rail differential logic
US6744283B2 (en) Clocked half-rail differential logic with sense amplifier
US6784697B2 (en) Method for clock control of clocked half-rail differential logic with sense amplifier and shut-off
US6768343B2 (en) Clocked half-rail differential logic with sense amplifier and shut-off
JP3626244B2 (ja) 論理信号選択回路
Tai et al. A two-tap voltage-mode transmitter with adaptive de-emphasis and impedance self-calibration in 45 nm CMOS

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071017

Termination date: 20151026

EXPY Termination of patent right or utility model