KR20050054437A

KR20050054437A - 이중 에지 프로그램 가능 지연 유닛

Info

Publication number: KR20050054437A
Application number: KR1020040089108A
Authority: KR
Inventors: 카이디. 펑; 홍페이 우
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2003-12-04
Filing date: 2004-11-04
Publication date: 2005-06-10
Also published as: CN100344058C; TW200539573A; US20050122151A1; TWI330942B; KR100604772B1; JP3899098B2; CN1625054A; JP2005168029A; US6914467B2

Abstract

본 발명은 이중 에지 프로그램 가능 지연 유닛에 관한 것으로서, 본 발명에 따르면, 신속한 설정 시간, 매우 짧은 최소 지연 시간 및 독립적인 상승 에지/하강 에지 지연 시간 설정을 포함하는 이중 에지 프로그램 가능 지연 유닛을 제공한다. 본 발명의 프로그램 가능 지연 유닛은 고속 시스템에서 실시간으로 칩 상의 타이밍 조정 장치로서 사용 가능하다.

Description

이중 에지 프로그램 가능 지연 유닛{Dual Edge Programmable Delay Unit}

본 발명은 프로그램 가능한 지연 유닛에 관한 것으로서, 특히 이중 에지 프로그램 가능 지연 유닛에 관한 것이다.

“프로그램 가능한 지연 라인“에 대한 Hui 등의 미국 특허 제5,933,039호 (Hui'039)는 전압 비교 RS 레지스터에 기초하는 지연 라인에 관한 것이다. 신호 체인이 길고, 최소 지연 시간이 5 나노 초(ns)에 달한다. 따라서, Hui'039의 지연 라인은 고속의 회로에서는 사용 할 수 없다. 상승 에지와 하강 에지는 동일한 지연 시간을 가지므로, 이것은 칩 상의 타이밍 조정 유닛으로 사용될 수 없다. 전류원은 증폭-저항에 기초하고 있으며, 설정 시간(setting time)은 선택한 저항 및 기생 용량 따라 매우 길어진다. Hui'039의 지연 라인의 운영은 "재설정(reset) 신호"에 근거하고 프로그램 코드 보호 기능이 제공되지 않으므로, 이것은 실시간 및 칩 상의 운영에 이용 할 수 없다. 그러므로, Hui 등의 지연 라인 유닛은 본 발명과는 서로 다른 응용 분야 및 회로 구조에 관한 것이다.

“프로그램 가능한 지연 라인 집적 회로의 설계“에 대한 Hui 등의 미국 특허 제5,355,038호 (Hui'038)는 Hui'039와 개념 및 시스템 구조면에서 유사하나 회로 구현은 상이하다. 지연 라인은 전압 비교 및 RS 레지스터에 기초한다. 최소 지연 시간은 10 ns로 길며, 고속 회로에서는 작동할 수 없다. 상승 에지와 하강 에지는 다른 지연 설정을 가질 수 없으므로, 칩 상의 타이밍 조정 유닛으로 사용 할 수 없다. 증폭-저항에 기초한 전류원을 구비하여, 선택한 저항 및 기생 용량에 따라 설정 시간이 매우 길어진다. Hui'038의 지연 라인의 운영은 재설정 신호에 근거하고 프로그램 코드 보호 기능이 제공되지 않으므로, 이것은 실시간 및 칩 상의 운영에 이용 할 수 없다. 따라서, Hui'038의 지연 라인 유닛은 본 발명과는 다른 응용 분야 및 회로 구조와 관련이 있다.

발명의 명칭이 “지연 회로 및 방법“인 Phillips의 미국 특허 제5,936,451호는 파워 모터 및 솔레노이드 같은 저속의 응용 분야와 연관된 지연 라인을 설명하고 있으며, 이것은 본 발명과는 전혀 다른 분야이다. Phillips 특허의 주요 목적은 NFET과 PNET이 전원과 접지 사이에 위치된(staked) 경우에 동시에 턴 온(turn on)되는 것을 회피하는데 있다. Phillips 특허의 주된 목적은 대용량의 캐패시터 또는 큰 저항 없이 긴 지연 시간을 얻는 데 있으며, 이것은 본 발명의 목적 및 목표와는 완전히 다르다. Phillips 특허의 지연 회로는 상승 에지와 하강 에지에 독립적으로 서로 다른 지연 시간을 설정하는 기능이 없다. 따라서, Phillips 특허 지연 회로의 개념, 목적 및 기능은 본 발명과는 다르다.

발명의 명칭이 “지연 및 보간법 타이밍 구조 및 방법“인 Hilton의 미국 특허 제6,124,745호는 두 개의 케패시터를 가진 차등 증폭기에 기초한 지연 회로를 설명하고 있다. 회로 구조 및 운영 원리는 본 발명과는 전혀 다르다. Hilton 특허의 지연 회로는 상승 에지와 하강 에지 각각에 다른 지연 시간을 설정하는 기능이 없다. 따라서, Hilton 특허 지연 라인의 회로 구조, 운전 원리 및 기능은 본 발명과는 다르다.

도 1은 현재 산업계에서 널리 쓰이고 있는 형태인 종래의 프로그램 가능 지연 유닛(10)의 개략적인 회로도를 도시한다. 지연 유닛은 직렬 연결된 "n"개의 인버터계 지연 요소(IP1, IP2, ..., IPn), 직렬로 접속된 "n"개의 전송 게이트 세트(TG1, TG2, ..., TGn) 및 "n" 비트의 래치(latch: 27)로 이루어진다. 직렬로 연결된 인버터(14 및 16)를 포함하는 인버터계 지연 요소(IP1)는 입력 라인(12)를 통하여 입력 신호(IN)를 수신하고 노드(17)을 통하여 연결된 전송 게이트(17)의 소스/드레인 회로와 인버터(18)의 입력에 지연된 출력 신호를 제공한다. 직렬로 연결된 인버터(18 및 20)를 포함하는 인버터계 지연 요소(IP2)의 입력은 노드(17)에 연결되어 있으며 출력은 노드(21)을 통하여 전송 게이트(TG2)의 소스/드레인 회로 및 도시 생략한 다음 인버터에 노드(21)을 통하여 연결되어 있다. 지연 유닛(10)의 마지막 부분의 노드(23)는 전송 게이트(TGn-1)의 소스/드레인 회로에 연결되어있다. 직렬로 연결된 인버터(24 및 26)를 포함하는 프로그램 가능 지연 유닛(10)의 최종 인버터계 지연 요소(IPn)는 입력이 노드(23)에 연결되어 있으며 출력은 전송 게이트(TGn)의 소스/드레인 회로에 연결되어 있다. 전송 게이트(TG1, TG2, ..., TGn-1, TGn)의 소스/드레인 회로는 노드(22) 및 출력 라인(29)에 연결되어 있다. 래치(27)는 턴 온 신호를 라인(L1, L2, ..., Ln-1, Ln) 중 선택된 하나의 라인에 제공하고 버스 라인(28)에 제어 워드의 함수로서 전송 게이트(TG1, TG2, ..., TGn-1, TGn) 중 대응하는 하나의 게이트 전극에 제공한다.

제어 워드 버스(28) 상의 제어 워드가 래치(27)에 래치되는 경우, 전송 게이트(TG1, TG2, ..., TGn-1, TGn) 중 하나가 선택되며, 즉 턴 온되고, 지연 요소 (IP1, IP2, ..., IPn) 중 대응하는 하나의 출력이 선택되어 노드(22)를 통하여 선택된 전송 게이트(TG1, TG2, ..., TGn-1, TGn)의 소스/드레인 회로에 연결되고 출력 라인(29)을 통하여 출력 신호(OUT)를 제공한다.

도 1에 예시한 종류의 지연 유닛의 문제점은 상승 에지와 하강 에지의 지연 시간을 개별적으로 설정할 수 없다는 것이다. 일반적으로, 각 지연 요소의 두 개의 지연 시간은 동일하지 않다. 하나 이상의 직렬 연결 지연 요소가 선택되는 경우 지연 시간의 차이가 누적되는 결과를 초래한다. 이로써, 도 1에 도시한 유형의 회로에서는 입력 펄스 및 출력 펄스 폭의 왜곡 현상이 발생한다.

본 발명의 대표적인 적용례는 동시 계속 출원 중인 미국 특허 출원 제___호 (IBM Docket No. EN920030078US1) 카이 디. 펭(Kai D. Feng) 및 홍페이 위(Hongfei Wu)의 "고속 동기 양방향 데이터 버스용 글리치 프리 수신기(Glitch Free Receiver For High Speed Simultaneous Bidirectional Data Bus"에 설명되어 있으며, 그 내용이 본 명세서에 참고적으로 포함된다.

본 발명은, 매우 짧은 신호 체인을 특징으로 하여 초기 지연 시간 또는 최소 지연 시간이 매우 작아져서, (두 개의 인버터 지연 시간)이 피코 초(picoseconds: ps) 범위로 다운될 수 있는 인버터를 제공함으로써 도 1에 대하여 상술한 문제점에 대한 해답을 제시한다. 본 발명은 고속 집적 회로의 칩 상의 타이밍 조정에 응용 가능하다.

본 발명에 따르면, 신속한 설정 시간, 매우 짧은 최소 지연 시간 및 독립적인 상승 에지/하강 에지 지연 시간 설정을 포함하는 이중 에지 프로그램 가능 지연 유닛을 제공한다. 본 발명의 프로그램 가능 지연 유닛은 고속 시스템에서 실시간으로 칩 상의 타이밍 조정 장치로서 사용 가능하다.

또한, 본 발명에 따르면, 입력 신호에 응답하여 이중 에지 프로그램 가능 지연 유닛을 프로그래밍하는 방법 및 장치를 제공한다. 버퍼 제어 회로는 상승 시간 및 하강 시간을 갖는 입력 신호를 수신하여 별개의 제어 입력을 FTPCS 및 RTPCS에 제공하는 프로그램 가능 제어원(PCS)에 프로그램되는 대로 출력 신호의 상승 및 하강 시간 간의 가변 지연을 갖는 출력 신호를 제공한다. FTPCS는 버퍼의 캐패시터를 충전하는 제1 출력 전류를 제공하며, RTPCS는 버퍼 회로의 캐패시터를 방전시키는 제2 출력 전류를 제공한다. 가변 제어 신호가 PCS에 제공된다. FTPCS는 입력 신호가 로직 하이(logic high)로부터 로직 로우(logic low)로 천이될 때 버퍼 회로를 통하여 출력 전류를 제공하며, RTPCS는 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 버퍼 회로를 통하여 출력 전류를 제공한다. 버퍼 제어 회로는 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 FTPCS를 통하는 출력 전류에 응답하거나, 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 RTPCS를 통하는 출력 전류에 응답한다.

바람직하게는, 두 개의 개별 제어식 프로그램 가능 전류원이 P측 및 N측에 제공된다. P측 프로그램 가능 전류원은 게이트 용량에 대한 충전 전류를 설정하여, [입력신호(VA)가 로직 하이로부터 로직 로우로 변화될 때] 하강 에지의 지연 시간을 제어할 수 있다. N측 프로그램 가능 전류원은 게이트 용량으로부터의 방전 전류를 설정하여, [입력 신호(VA)가 로직 로우로부터 로직 하이로 천이될 때] 상승 에지의 지연 시간을 제어할 수 있다. 따라서, 두 개의 지연 시간을 독립적으로 제어할 수 있다. 이중 에지 지연 시간을 개별적으로 프로그램 가능하므로, 지연 유닛은 상승 에지 및 하강 에지에 대하여 서로 다른 지연 시간을 설정할 수 있으며, 이러한 특징은 집적 회로의 타이밍 조정에 있어서 특히 유용하다.

양호하게, 프로그램 가능 전류원은 피코 초(ps) 단위로 대단히 빠르게 턴 온 또는 턴 오프(turn off) 가능한 한 쌍의 전환 전류 미러 또는 전환 전류원으로 이루어진다. 지연 유닛에는 코드 보호 회로가 있으며, 이 코드 보호 회로는 P측 전류원을 제한하여 입력 신호(VA)가 로직 하이인 동안에만 전류 설정 코드를 변화시킨다. 지연 유닛의 코드 보호 회로는, 또한, N측 전류원을 제한하여 입력 신호(VA)가 로직 로우일 때에만 전류 설정 코드를 변화시킨다. 이중 에지 프로그램 가능 지연 유닛의 성능이 향상됨에 따라, 집적 회로의 실시간 칩 상의 타이밍 조정에 사용 가능하여 글리치 프리 상태에 도달할 수 있다.

버퍼 회로는 한 쌍의 인버터를 포함한다. 제2 인버터는 정궤환으로 인해 신속한 상승 시간 및 신속한 하강 시간을 갖는 슈미트 트리거 회로이다.

바람직하게, 버퍼 제어 회로는 제1 인버터 및 제2 인버터를 포함한다. 버퍼 제어 회로는 각각이 입력 및 출력을 갖는 제1 인버터 및 제2 인버터를 포함하되, 제1 인버터는 제1 입력 및 제1 출력을 구비하고, 제2 인버터는 제2 입력 및 제2 출력을 구비한다. 제1 인버터는 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 FTPCS에 응답하여 FTPCS와 제1 출력 간에 접속한다. 제1 인버터는 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 RTPCS에 응답하여 RTPCS와 제1 출력 간에 접속한다. 제1 인버터의 제1 출력은 출력 신호를 제2 출력에 제공하는 제2 인버터의 제2 입력에 접속된 노드에 연결한다. 노드와 기준 전위 간에 캐패시터를 접속한다. 슈미트 트리거 회로를 제2 인버터로서 제공한다. FTPCS 및 RTPCS에 전류 미러 회로를 제공한다. 제1 가변 제어 신호를 FTPCS에 차례로 제공하는 제1 래치에 제1 제어 워드를 제공한다. 제2 가변 제어 신호를 RTPCS에 차례로 제공하는 제2 래치에 제2 제어 워드를 제공한다. 각각이 제1 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 FTPCS에 제공한다. 각각이 대응 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 RTPCS에 제공한다.

본 발명의 다른 특징에 따르면, 신호 입력, 신호 출력, PSPC 접속 라인 및 NSPC 접속 라인을 포함하는 버퍼 제어 회로를 갖는 프로그램 가능 지연 유닛을 사용하는 이중 에지 프로그래밍을 제공한다. PSPC 접속 라인을 통하여 버퍼에 접속되는 PSPC 전류 라인 및 PSPC 입력을 구비하는 P측 프로그램 가능 전류(PSPC)원을 제공한다. N측 제어 워드 및 N측 기록 신호의 입력 및 N측 제어 워드의 함수인 N측 전환 신호의 출력을 수신하는 N측(NS) 래치를 제공한다. N측 래치는 N측 제어 워드의 함수인 N측 전환 신호의 출력을 제공하되, N측 전환 신호의 출력은 NSPC원의 입력에 제공된다. NSPC 접속 라인을 통하여 버퍼에 접속되는 NSPC 전류 라인 및 NSPC원 입력을 갖는 N측 프로그램 가능 전류(NSPC)원을 제공한다. P측 제어 워드 및 P측 기록 신호의 입력 및 P측 제어 워드의 함수인 P측 전환 신호의 출력을 수신하는 P측(PS) 래치를 제공한다. PS 래치는 P측 제어 워드의 함수인 P측 전환 신호의 출력을 제공하되, P측 전환 신호의 출력은 PSPC원의 입력에 제공된다.

버퍼 제어 회로는 제1 인버터 및 제2 인버터를 포함한다. 버퍼 제어 회로는 각각이 입력 및 출력을 갖는 제1 인버터 및 제2 인버터를 포함하되, 제1 인버터는 제1 입력 및 제1 출력을 구비하고, 제2 인버터는 제2 입력 및 제2 출력을 구비한다. 제1 인버터는 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 제1 PSPC원에 응답하여 제1 PSPC원과 제1 출력 간에 접속한다. 제1 인버터는 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 제2 PSPC원에 응답하여 제2 PSPC원과 제1 출력 간에 접속한다. 제1 인버터의 제1 출력은 제2 인버터의 제2 입력에 접속되는 노드에 접속한다.

제2 인버터는 제2 출력에서 제2 인버터로부터의 출력 신호를 제공한다. 소스 드레인 회로의 제1 단부가 제1 인버터의 출력에 접속되는 PMOS FET 및 NMOS FET을 제1 인버터에 제공한다. 제1 인버터에 대한 입력을 PMOS FET 및 NMOS FET의 게이트 전극에 접속한다. PMOS FET 및 NMOS FET의 소스 드레인 회로의 대향 단부를 제1 PSPC원 및 제2 PSPC원의 출력에 접속한다.

본 발명의 또 다른 특징에 따르면, 입력 신호에 응답하는 이중 에지 프로그램 가능 지연 유닛을 제공한다. 버퍼 제어 회로는 상승 시간 및 하강 시간을 갖는 입력 신호를 수신하며, 버퍼 제어 회로는 제1 및 제2 프로그램 가능 제어원(PCS)에 제공되는 프로그래밍 함수로서 출력 신호의 상승 및 하강 시간 간의 가변 지연을 갖는 출력 신호를 제공한다. FTPCS에 대한 제1 제어 입력 및 RTPCS에 대한 별개의 제2 제어 입력이 제공된다. 각각의 FTPCS는 제1 가변 출력 전류를 제공하도록 프로그램 가능하다. 각각의 RTPCS는 제2 가변 출력 전류를 제공하도록 프로그램 가능하다. FTPCS에 대한 제1 가변 제어 신호 및 RTPCS에 대한 제2 가변 제어 신호가 제공된다.

버퍼 제어 회로는, (a) 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 FTPCS를 통하는 출력 전류, 또는 (b) 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 RPTCS를 통하는 출력 전류에 응답한다. FTPCS는 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 버퍼 회로에 출력 전류를 제공한다. RTPCS는 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 버퍼 회로에 출력 전류를 제공한다.

다음으로, 첨부 도면을 참조하여 본 발명의 상기한 특징 및 기타 특징과 이점을 상세히 설명한다.

도 2a는 본 발명에 따른 프로그램 가능 지연 유닛(30)의 개략적인 블록도로서, 입력 신호(VA)에 응답하여 발생되는 출력 신호(VAD)의 상승 에지 지연 시간 및 하강 에지 지연 시간 양자를 독립적으로 조정할 수 있다.

도 2a에 도시한 프로그램 가능 지연 유닛(30)은 5개의 서브 회로로 이루어진다. 이들 회로 중 제1 회로는 버퍼 회로(U1)로서, 입력 신호(VA)를 수신하여 출력 신호(VAD)를 발생시킨다. 프로그램 지연 유닛(30)은, 또한, P측 프로그램 가능 전류(PSPC)원(U2), P측(PS) 래치(U3), N측 프로그램 가능 전류(NSPC)원(U4) 및 N측(NS) 래치(U5)를 포함한다.

래치(U3)는 디지털 신호를 PSPC원(U2)에 제공하여 컴퓨터 제어 시스템 (도시 생략)의 제어 하에 P측 제어 워드 입력 버스(P Side Control Word input bus: 40)로부터의 디지털 입력에 응답하여 입력 신호(VA)의 하강 에지 시간에 대하여 출력 신호(VAD)의 하강 에지 지연 시간의 조정을 제어한다. 다음으로, PSPC원(U2)은 라인(36) 상에서 버퍼 회로(U1)에 공급되는 전류를 발생시키며, 이 전류의 가변 진폭은 PS 래치(U3)로부터의 디지털 하강 에지 지연 제어 신호에 응답하여 출력 신호(VAD)의 하강 에지 지연 시간을 제어한다.

래치(U5)는 디지털 신호를 NSPC원(U4)에 제공하여 컴퓨터 제어 시스템 (도시 생략)의 제어 하에 N측 제어 워드 입력 버스(N Side Control Word input bus: 50)로부터의 디지털 입력에 응답하여 입력 신호(VA)의 상승 에지 시간에 대하여 출력 신호(VAD)의 상승 에지 지연 시간의 조정을 제어한다. 이어서, NSPC원(U4)은 라인(38) 상에서 버퍼 회로(U1)에 공급되는 전류를 발생시키며, 이 전류의 가변 진폭은 NS 래치(U5)로부터의 상승 에지 지연 제어 신호에 응답하여 출력 신호(VAD)의 상승 에지 지연 시간을 제어한다.

이로써, 입력 신호(VA)의 하강 에지 및 상승 에지 시간에 대하여 출력 신호(VAD)의 하강 에지 지연 시간 및 상승 에지 지연 시간이 독립적으로 제어된다.

전압 VCC (양전압)를 갖는 전원은 버퍼(U1), PSPC원(U2), PS 래치(U3), NSPC원(U4) 및 NS 래치(U5)를 포함하는 모든 서브 회로에 대해 라인(31)에 의해 접속 노드를 거쳐 접속된다. 전원의 접지 또는 기준 전위(0V)는 버퍼(U1), PSPC원(U2), PS 래치(U3), NSPC원(U4) 및 NS 래치(U5)를 포함하는 모든 서브 회로에 대하여 라인(32)에 의해 접속 노드를 거쳐 접속된다.

P측 제어 워드는 디지털 신호로서 버스 라인(40) 상에서 PS 래치(U3)에 공급되며, 기록 신호는 라인(66) 상에서 PS 래치(U3)에 공급된다. 버스 라인(40) 상의 P측 제어 워드 및 라인(66) 상의 기록 신호는 시스템 제어기 (도시 생략)에 의해 PS 래치(U3)에 공급되며, 시스템 제어기는 당업자에게 있어서 자명한 바와 같이 마이크로프로세서, 위상 검출기, 마이크로콘트롤러 또는 글리치 검출기일 수 있다.

PS 래치(U3)는 디지털 전환 신호(PL1, ..., PLn-1, PLn) 세트를 라인(41, 42, 43) 상에서 PSPC원(U2)에 제공하며, PSPC원(U2)에 의해 U1 버퍼 입력 라인(36)에 접속되어 아날로그 전류를 버퍼(U1)에 공급한다. PSPC원(U2)을 통하여 U1 버퍼 입력 라인(36)을 통과하는 아날로그 전류는 P측 래치(U3)에 의해 등록되는 바와 같이 라인(40) 상의 P측 제어 워드의 함수로서 변화된다.

N측 제어 워드는 디지털 신호로서 버스 라인(50) 상에서 NS 래치(U5)에 공급되며, 기록 신호는 라인(76) 상에서 NS 래치(U5)에 공급된다. 버스 라인(50) 상의 N측 제어 워드 및 라인(76) 상의 기록 신호는 시스템 제어기 (도시 생략)에 의해 공급되며, 시스템 제어기는 당업자에게 있어서 자명한 바와 같이 마이크로프로세서, 위상 검출기, 마이크로콘트롤러 또는 글리치 검출기일 수 있다.

NS 래치(U5)는 디지털 전환 신호(NL1, ..., NLn-1, NLn) 세트를 라인(51, 52, 53) 상에서 NSPC원(U4)에 제공하며, 라인(38)에 의해 접속되어 아날로그 전류를 버퍼(U1)에 공급한다. 라인(38)을 통과하는 아날로그 전류는 N측 래치(U5)에 의해 등록되는 바와 같이 라인(50) 상의 N측 제어 워드의 함수로서 변화된다.

입력 신호(VA)는 라인(12')를 통하여 버퍼(U1)에, 라인(12')로부터 라인(46)을 통하여 PS 래치(U3)에, 그리고 라인(12')로부터 라인(56)을 통하여 NS 래치(U5)에 접속된다. 버퍼(U1)는 출력 신호(VAD)를 라인(39) 상에 공급한다.

1. 버퍼 회로

도 2b를 참조하면, 버퍼 회로(U1)는 두 개의 인버터(I1, I2)와 캐패시터(C)로 이루어진다. 제1 인버터(I1)는 라인(12') 상의 입력 신호(VA)를 수신하여 노드(37)에 출력을 제공하도록 접속된 입력부를 가진다. PSPC원(U2)으로부터의 라인(36)과 NSPC원(U4)로부터의 라인(38)은 제1 인버터(I1)에 접속한다.

캐패시터(C)의 하나의 단자는 제1 인버터(I1)의 출력 및 제2 인버터(I2)의 입력 양자에 노드/라인(37)을 통하여 접속된다. 캐패시터(C)의 다른 단자는 노드/라인(32)을 거쳐 기준 전위(OV)에 접속된다.

도 2c에 상세히 도시한 제2 인버터(I2)는 슈미트 트리거 회로로서, 노드/라인(37)에 접속된 입력과 출력 라인(39)에 접속된 출력을 구비하여 출력 신호(VAD)를 제공한다. 아울러, 제2 인버터(I2)는 라인(31)에 의해 전원 전압(VCC)에 그리고 라인(32)를 거쳐 기준 전위(0V)에 접속된다.

도 2b를 참조하면, 제1 인버터(I1)는, 소스/드레인 회로가 직렬 접속되고 드레인들이 함께 노드(37)에 접속된 PFET PA 및 NFET NA를 포함하는 CMOS쌍 FET 디바이스를 포함한다. PFET PA의 소스 단자는 라인(36)을 거쳐 PSPC원(U2)에 접속된다. NFET NA의 소스 단자는 라인(38)을 거쳐 NSPC원(U4)에 접속된다.

라인(12') 상의 입력 신호(VA)가 로직 하이에서 로직 로우로 천이될 때, 인버터(I1)에서 PFET PA는 턴 온이 되고 NFET NA는 턴 오프된다. PFET PA가 턴 온이 될 때, 아날로그 전류가 라인(36)으로부터 흐른다. 라인(36)을 흐르는 아날로그 전류는 버스 라인(40) 상의 P측 디지털 제어 워드의 함수로서 변화되며, PFET PA의 소스/드레인 회로를 통하여 노드(37) 내로 흘러 들어 기준 전위에 대하여 입력 용량(C)을 충전한다. 즉, 캐패시터(C) 또는 제2 인버터(I2)의 입력 용량을 충전하는 전류는, 도 2d에 도시한, (앞서 설명한 바와 같이) PSPC원(U2)에 접속되는 라인(36)을 통해 흐르는 소스 전류이다.

충전 전류가 크면, 용량(C)를 가로지르는 노드(37) 상의 전압이 빠르게 증가하여, 제2 인버터(I2)의 출력이 로직 하이로부터 로직 로우로 조기에 변화된다. 이로써, 출력 신호(VAD)의 하강 에지의 지연 시간이 단축된다. 한편, 충전 전류가 작으면, 용량(C)를 가로지르는 노드(37) 상의 전압이 느리게 증가하여, 제2 인버터(I2)의 출력 신호(VAD)가 로직 하이로부터 로직 로우로 늦게 변화된다. 이로써, 출력 신호(VAD)의 하강 에지의 지연 시간이 길어진다.

입력 신호(VA)가 로직 로우로부터 로직 하이로 천이될 때, 인버터(I1)에서, PFET PA는 턴 오프되고 NFET NA는 턴 온된다. NFET NA가 턴 온될 때, 아날로그 전류가 용량(C)로부터 노드(37) 및 라인(38)을 통하여 버퍼(U1) 및 NSPC원(U4) 사이에 흐른다. 버스 라인(50) 상의 디지털 N측 제어 워드의 함수로서 변화되는 아날로그 전류는, 도 2f에 도시한, (앞서 설명한 바와 같이) NSPC원(U4)에 접속되는 라인(38)을 통해 흐르는 아날로그 싱크(sink) 전류의 결과로서 제2 인버터(I2)의 입력부에서 입력 용량(C)를 방전시킨다.

방전 전류가 크면, 용량(C) 상의 전압이 빠르게 감소하여, 제2 인버터(I2)의 출력(VAD)이 로직 로우로부터 로직 하이로 조기에 변화되고, 출력 신호(VAD)의 상승 에지의 지연 시간이 단축된다. 방전 전류가 작으면, 용량(C) 상의 전압이 느리게 감소하여, 제2 인버터(I2)의 출력이 로직 로우로부터 로직 하이로 늦게 변화되며, 출력 신호(VAD)의 상승 에지의 지연 시간이 길어진다.

제2 인버터(I2)에 대한 입력 용량(C)은 도 2b에 도시한 바와 같이 별개의 캐패시터(C)일 수도 있다. 또 다른 방식으로서, 입력 용량(C)는 제1 인버터(I1)의 출력 회로 및 제2 인버터(I2)의 입력 회로의 기생 용량을 포함할 수도 있다.

PSPC원(U2)은 하강 에지 지연 시간을 결정하고, NSPC원(U4)은 상승 에지 지연 시간을 결정함은 자명하다. 상술한 바와 같이, PSPC원(U2) 및 NSPC원(U4)이 개별적으로 제어되므로, 하강 에지 지연 시간 및 상승 에지 지연 시간을 독립적으로 설정할 수 있다.

도 2c는 슈미트 트리거 구성으로 접속된 PMOS FET 디바이스(PB, PC, PD) 및 NMOS FET 디바이스(NB, NC, ND)를 포함하는 제2 인버터(I2)의 바람직한 실시예에 따른 개략적인 회로도를 상세히 도시한다. 제2 인버터(I2)는 정궤환으로 인해 인버터 출력 신호(VAD)의 상승 시간 및 하강 시간을 감소시킬 수 있다. 노드/라인(37)은 노드/라인(61)을 통해 PMOS FET(PB, PC)의 게이트 및 NMOS FET(NB, NC)의 게이트에 접속하는 제2 인버터(I2)에 대한 입력으로서 작용한다.

전원 전압(VCC)은 라인(31)을 통해 노드/라인(66)에 접속되며, 이에 의해 PMOS FET(PB)의 소스 및 NMOS FET(ND)의 드레인에 접속한다. 기준 전위(0V)는 라인(32)를 통해 노드 및 라인(65)에 접속되며, NMOS FET(NC)의 소스 및 PMOS FET(PD)의 드레인에 접속된다.

PMOS FET(PB, PC) 및 NMOS FET(NB, NC)의 소스/드레인 회로는 노드(66: VCC) 및 노드(65: 0V) 간에 순서대로 직렬 접속된다. PMOS FET(PB)의 드레인은 노드 및 라인(62)를 통하여 PMOS FET(PD, PC)의 소스에 접속된다. NMOS FET(NC)의 드레인은 노드 및 라인(63)을 통하여 NMOS FET(NB, ND)의 소스에 접속된다. PMOS FET(PC) 및 NMOS FET(NB)의 드레인은 노드 및 라인(64)와 출력 라인(39)을 통하여 출력 신호(VAD)용 단자와 PMOS FET(PD) 및 NMOS FET(ND)의 게이트에 접속된다.

2. P측 프로그램 가능 전류(PSPC)원(U2)

도 2d는 도 2a의 PSPC원(U2)의 개략적인 회로도로서, PS 래치(U3)로부터의 라인(41-43) 상의 디지털 입력 신호를 출력 라인(36)을 통하여 아날로그 전류로 변환시키는 P형 전류 미러이다. 전류 미러의 제1 부분은 전류를 반사시키는 고정 전류원(fixed current source: IP) 및 초기 PMOS FET(P0)를 포함한다. PMOS FET(P0)의 소스는 라인/노드(71)을 거쳐 라인(31)에 전원 전압(VCC)으로 접속된다. PMOS FET(P0)의 드레인 및 게이트는 노드/라인(72) 및 고정 전류원(IP)의 상단부에 접속된다. 고정 전류원(IP)의 하단부는 라인(32)를 통하여 전원의 기준 전위(0V) 단자에 접속된다.

P형 전류 미러의 제2 부분은 PS 래치(U3)로부터 라인(41, 42, 43) 상의 각각의 디지털 전환 신호(PL1, ..., PLn-1, PN)를 수신하도록 접속된 전환 회로에 의해 전환되는 프로그램 가능 전류원을 포함하는 PMOS FET 핑거(fingers; P1, ..., Pn-1, Pn)와 아울러 디폴트 PFET(PD)를 포함한다. PMOS FET(P0), 전환 PMOS FET(P1, ... Pn-1, Pn) 및 PMOS 디폴트 FET(PD)는 동일한 채널 길이를 가지지만, 채널 폭은 모두 다르다. 각각의 핑거(P1, ..., Pn-1, Pn)를 통하는 아날로그 전류는 PMOS FET(P0)의 채널 폭에 대한 해당 특정 핑거의 PMOS FET의 채널 폭의 비율 및 고정 전류원(IP)을 흐르는 전류의 프로덕트(product)값이다.

전환 회로는 인버터 세트(IP1, ..., IPn-1, IPn), 및 라인(41, 42, 43) 상의 신호(PL1, PLn-1, PLn)에 응답하여 각각의 핑거(P1, ..., Pn-1, Pn)를 턴 온 또는 턴 오프시키는 대응 직렬 접속 PMOS FET 쌍(P1_1, P1_2, ..., Pn-1_1, Pn-1_2, Pn_1 및 Pn_2)를 포함한다. PMOS FET(P1_1과 P1_2; Pn-1_1과 Pn-1_2; 및 Pn_1과 Pn_2)은 소스/드레인 회로가 직렬 접속된 직렬 쌍으로서 접속된다. 상부 PMOS FET(P1_1, Pn-1_1, Pn_1)의 소스는 라인/노드(71) 및 라인(31)을 거쳐 전원(VCC)에 접속된다. PFET(P1_2, Pn-1_2, Pn_2)의 드레인은 라인/노드(72)를 거쳐 PMOS FET(P0)의 게이트 및 전류원(IP)의 상단부에 접속된다. PMOS FET(P1, Pn-1, Pn)의 드레인은 라인/노드(79) 및 출력 라인(36)을 거쳐 버퍼(U1)에 접속된다.

P측 래치(U3)로부터의 라인(41) 상의 제1 입력(PL1)은 PMOS FET(P1_1)의 게이트에 출력을 제공하는 인버터(IP1)의 입력 및 PMOS FET(P1_2)의 게이트에 접속하는 제1 전환 회로의 노드(73)에 접속한다. PS 래치(U3)로부터의 라인(42) 상의 제n-1 입력(PLn-1)은 PMOS FET(Pn-1_1)의 게이트에 출력을 제공하는 인버터(IPn-1)의 입력 및 PMOS FET(Pn-1_2)의 게이트에 접속하는 제n-1 전환 회로의 노드(75)에 접속한다. PS 래치(U3)로부터의 라인(43) 상의 제n 입력(PLn)은 PMOS FET(Pn_1)의 게이트에 출력을 제공하는 인버터(IPn)의 입력 및 PMOS FET(Pn_2)의 게이트에 접속하는 제n 전환 회로의 노드(77)에 접속한다.

예를 들어, PS 래치(U3)로부터의 PL1 라인(41) 상의 제어 신호가 로직 로우일 때, 제1 전환 회로에서 PMOS FET(P1_1)은 턴 오프되고 PMOS FET(P1_2)은 턴온되어 PMOS FET(P1)이 턴 온되게 함으로써, PMOS FET(P1)을 통과하는 반사 전류(mirrored current)가 ON이 되어 전류로 하여금 전압원(VCC)으로부터 라인(31), 노드(71), 핑거(P1)의 소스/드레인 및 노드(79)를 통해 흐르게 하여 라인(36)을 통과하는 전류의 출력 유속을 버퍼(U1)에 제공한다. 한편, PL1 라인(41) 상의 제어 신호가 로직 하이일 때, PMOS FET(P1_1)은 턴 온되고 PMOS FET(P1_2)은 턴 오프되어, PMOS FET(P1)이 턴 오프됨으로써, 핑거(P1)의 소스/드레인 회로를 통해 라인(79) 및 라인(36)을 통과하는 반사 전류원 (즉, 유속)이 버퍼(U1)에 제공되지 않는다.

PMOS FET(PD)는 게이트 전극에 전환 회로가 접속되어 있지 않은 디폴트 핑거이다. PMOS FET(PD)는 버퍼(U1)의 PMOS FET(PA)이 턴 온될 때 항상 충전 전류를 제공하여, 모든 프로그램 가능 핑거가 턴 오프될 때, PMOS FET(PD)는 여전히 라인/노드(79)를 거쳐 라인(36)을 통해 버퍼(U1)에 충전 전류를 제공하게 된다. 모든 인버터(IP1, ..., IPn-1, IPn)는 전원(VCC) 및 0V로 전력을 공급받는다.

3. P측(PS) 래치(U3)

도 2e는 도 2a의 PS 래치(U3)의 개략적인 회로도이다. PS 래치(U3)는 n개의 D형 레지스터 세트(PD1, ..., PDn-1, PDn)로 이루어진다. D형 레지스터 또는 D 레지스터는 디지털 회로에서 널리 알려진 장치이다. 이러한 레지스터는 두 개의 입력(D, CLK)을 가진다. 펄스가 CLK 입력에 인가될 때, 입력(D) 상의 로직 상태가 레지스터 출력(Q)에 판독된다. D형 레지스터의 데이터 단자는, P측 제어 워드의 비트를 레지스터(PD1, ..., PDn-1, PDn) 각각에 접속하는 버스 라인(40)의 개개의 라인(PCW1, ..., PCWn-1, PCDWn)에 접속된다. 레지스터(PD1, ..., PDn-1, PDn)의 상보 출력(complement outputs: -Q)은 라인(41-43) 상의 디지털 제어 신호(PL1, ..., PLn-1, PLn)를 P측 PSPC원(U2)에 제공한다.

버스 라인(40) 상의 P측 제어 워드가 라인(66) 상의 기록 신호에 의해 기록될 때 [라인(66)은 라인/노드(44)를 통하여 라인(66) 상의 "기록" 신호에 의해 레지스터(PD1, ..., PDn-1, PDn)의 CLK 입력에 접속하는 노드에 AND(45)를 통하여 접속됨)], 핑거(P1, Pn-1, Pn)의 제어 신호의 로직 상태가 변화될 수 있다. 예를 들어, 라인(PCW1) 상의 비트가 로직 하이이고 레지스터(PD1)에 대해 기록될 때, PL1 라인(41)은 로직 로우가 되어 P측 PSPC원(U2)의 핑거(P1)를 턴 온시킨다. 이에 반해, 라인(PCW1) 상의 비트가 로직 로우이고 레지스터(PD1)에 대해 기록될 때, PL1 라인(41)은 로직 하이가 되어 PSPC원(U2)의 핑거(P1)를 턴 오프시킨다.

AND 게이트(45)는 보호 기능을 제공하는 관계로 중요시되는데, AND(45)에 대하여 라인(46) 상의 입력 신호(VA)가 로직 하이일 때에만 [버퍼(U1)의 제1 인버터(I1)의 PMOS FET(PA)이 턴 오프되므로], 라인(66) 상의 "기록" 신호로 하여금 레지스터(PD1, ..., PDn-1, PDn)에 대해 P측 제어 워드의 새로운 상태를 기록하게 하여 핑거(P1, ..., Pn-1, Pn)의 로직 상태를 변화시킨다.

보호 기능에 의하여, 입력 신호(VA)의 입력 펄스의 각각의 하강 에지의 지연 시간의 타이밍이 예견 가능하고 제어 가능하게 보증된다. 이러한 기능은 지연 유닛으로 하여금 라인 상에서 실시간으로 고속 시스템의 타이밍을 조정 가능하게 해준다.

모든 D형 레지스터(PD1, ..., PDn-1, PDn) 및 AND 게이트(45)는 전원(VCC) 및 0V로 전력 공급받는다.

4. N측 프로그램 가능 전류(NSPC)원(U4)

도 2f는 도 2a의 NSPC원(U4)의 개략적인 회로도로서, PS 래치(U5)로부터의 라인(51-53) 상의 디지털 입력 신호를 출력 라인(38)을 통하여 아날로그 전류로 변환시키는 N형 전류 미러이다. 전류 미러의 제1 부분은 전류를 반사시키는 고정 전류원(IN) 및 초기 NMOS FET(N0)를 포함한다. NMOS FET(N0)의 소스는 라인/노드(81)을 거쳐 라인(32)에 기준 전위(0V)로 접속된다. NMOS FET(N0)의 드레인 및 게이트는 노드/라인(82) 및 고정 전류원(IN)의 하단부에 접속된다. 고정 전류원(IN)의 상단부는 라인(31)을 통하여 전원 전압(VCC) 단자에 접속된다.

도 2f에 도시한 NSPC원(U4)은 N형 전류 미러이다. 전류 미러의 제1 부분은 고정 전류원(IN) 및 NMOS FET(N0)이다. 전류 미러(U4)의 제2 부분은 전환 NMOS FET 핑거 세트(N1, ..., Nn-1, Nn)와 아울러 디폴트 NMOS FET(ND)를 포함한다. NFET(N0, N1, ... Nn-1, Nn, ND)는 동일한 채널 길이를 가지지만, 채널 폭은 모두 다르며, 각각의 핑거를 통하는 전류는 NMOS FET(N0)의 채널 폭에 대한 해당 특정 핑거의 NMOS FET의 채널 폭의 비율 및 고정 전류원(IN)을 흐르는 전류의 프로덕트값이다.

인버터(IN1, ..., INn-1, INn), NMOS FET(N1_1, N1_2, ..., Nn-1_1, Nn-1_2, Nn_1, Nn_2)은 각각의 핑거를 턴 온 또는 턴 오프시키도록 사용된다. 예를들어, NS 래치(U5)로부터의 NL1 라인(51) 상의 제어 신호가 로직 하이일 때, NMOS FET(N1_1)은 턴 오프되고 NMOS FET(N1_2)은 턴온되어 NMOS FET(N1)이 턴 온되게 함으로써, NMOS FET(N1)을 통과하는 반사 전류가 ON이 된다. NL1 라인(51) 상의 제어 신호가 로직 로우일 때, NMOS FET(N1_1)은 턴 온되고 NMOS FET(N1_2)은 턴 오프되어, NMOS FET(N1)이 턴 오프됨으로써, 핑거(N1)으로부터 NSPC원(U4)의 핑거의 소스/드레인 회로를 통해 라인(79, 38)을 통과하는 반사 전류원 (즉, 유속)이 버퍼(U1)에 제공되지 않는다.

NMOS FET(ND)는 게이트에 전환 회로가 접속되어 있지 않은 디폴트 핑거이며, NMOS FET(ND)는 버퍼(U1)의 NMOS FET(NA)이 턴 온될 때 항상 방전 전류를 제공하여, 모든 프로그램 가능 핑거가 턴 오프될 때, NMOS FET(ND)는 여전히 방전 전류를 제공하게 된다. 모든 인버터(IN1, ... INn-1, INn)는 전원(VCC) 및 기준 전위(0V)를 가로질러 접속함으로써 전력을 공급받는다.

5. N측(NS) 래치(U5)

도 2g에 도시한 NS 래치(U5)는 D형 레지스터 세트(ND1, ..., NDn-1, NDn)로 이루어지며, 레지스터의 데이터 단자는, N측 제어 워드(NCW1, ..., NCWn-1, NCDWn)의 비트에 접속된다. 레지스터(ND1, ..., NDn-1, NDn)의 출력은 라인(51-53) 상의 디지털 제어 신호(NL1, ..., NLn-1, NLn)를 NSPC원(U4)에 제공한다. 버스 라인(50) 상의 제어 워드가 레지스터(ND1, ..., NDn-1, NDn)의 CLK 입력에 접속되는 노드 및 라인(54)에 AND(55)를 통해 전달되는 라인(76) 상의 "기록" 신호에 의해 레지스터(ND1, ..., NDn-1, NDn)에 기록될 때, 레지스터의 제어 신호(NL1, ..., NLn-1, NLn)의 로직 상태가 변화될 수 있다.

예를 들어, P측 제어 버스 라인(50)으로부터의 라인(NCW1) 상의 제어 워드 비트가 로직 하이이고 레지스터(ND1)에 대해 기록될 때, NL1 라인(51) 상의 제어 신호는 로직 하이가 되어 NSPC원(U4)의 핑거(N1)를 턴 온시키고, NCW1의 비트가 로직 로우이고 레지스터(ND1)에 대해 기록될 때, NL1은 로직 로우가 되어 NSPC원(U4)의 핑거(N1)를 턴 오프시킨다.

인버터(57) 및 AND 게이트(55)의 조합은 중요한 보호 기능을 제공하는데, 입력 신호(VA)가 로직 로우일 때에만, 버퍼(U1)의 NMOS FET(NA)이 턴 오프되어, "기록" 신호로 하여금 레지스터(ND1, ..., NDn-1, NDn)에 대해 N측 제어 워드의 새로운 상태를 기록하게 하여 라인(NL1, ..., NLn-1, NLn)의 로직 상태를 변화시킨다.

보호 기능에 의하여, 입력 신호(VA)의 입력 펄스의 각각의 상승 에지의 지연 시간이 예견 가능하고 제어 가능하게 보증된다. 이러한 기능은 지연 유닛으로 하여금 라인 상에서 실시간으로 고속 시스템의 타이밍을 조정 가능하게 해준다.

모든 D형 레지스터(ND1, ..., NDn-1, NDn), AND 게이트(55) 및 인버터(57)는 전원 VCC 및 기준 전위(0V)로 전력 공급받는다.

이상과 같은 특정 실시예와 관련하여 본 발명을 설명하였으나, 본 발명의 사상과 범주로부터 벗어나지 않는 범위에서, 첨부한 청구범위의 사상과 범주에 속하는 수정, 즉 형태 및 세부적인 변형이 가능함은 당업자에게 있어서 자명할 것이다. 따라서, 이러한 모든 변형들은 본 발명의 범위 내에 속할 것이며, 본 발명은 다음과 같은 청구 범위의 요지를 포함한다.

도 1은 종래의 프로그램 가능 지연 유닛의 개략적인 회로도.

도 2a는 상승 에지 지연 시간 및 하강 에지 지연 시간을 입력 신호(VA)로부터 출력 신호(VAD)까지 독립적으로 조정 가능한 본 발명에 따른 프로그램 가능 지연 유닛의 개략적인 블록도.

도 2b는 2개의 인버터 및 캐패시터로 이루어진 도 2a에 도시한 버퍼 회로의 개략도.

도 2c는 도 2b의 버퍼 회로의 제2 인버터인 슈미트 트리거(Schmitt trigger) 회로도.

도 2d는 도 2a의 P측 프로그램 가능 전류원으로서, P형 전류 미러(current mirror)를 도시한 도면.

도 2e는 "n"개의 D형 레지스터 세트와 AND 게이트로 이루어진 도 2a의 P측 래치를 도시한 도면.

도 2f는 도 2a의 N측 프로그램 가능 전류원으로서, N형 전류 미러를 도시한 도면.

도 2g는 "n"개의 D형 레지스터 세트와 인버터 및 AND 게이트로 이루어진 도 2a의 N측 래치를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

30: 프로그램 가능 지연 유닛

U1: 버퍼 회로

U2: P측 프로그램 가능 전류(PSPC)원

U3: P측(PS) 래치

U4: N측 프로그램 가능 전류(NSPC)원

U5: N측(NS) 래치

VA: 입력 신호

VAD: 출력 신호

Claims

이중 에지 프로그램 가능 지연 유닛(dual edge programmable delay unit)의 프로그래밍을 제공하는 방법에 있어서,

버퍼 입력 신호를 수신하는 버퍼 회로를 제공하는 단계 - 상기 버퍼 입력 신호는 입력 신호 하강 시간에 하강하고, 상기 버퍼 입력 신호는 입력 신호 상승 시간에 상승하며, 상기 버퍼 회로는 출력 신호 하강 시간에 하강 버퍼 출력 신호 및 출력 신호 상승 시간에 상승 버퍼 출력 신호를 제공함 -,

가변 하강 시간 제어 입력을 제공하는 단계,

가변 상승 시간 제어 입력을 제공하는 단계,

상기 버퍼 회로에 대한 가변 FTPCS(Fall Time Programmable Control Source) 신호를 상기 하강 시간 제어 입력의 함수로서 프로그래밍하는 하강 시간 프로그램 가능 제어원(FTPCS)을 제공하는 단계, 및

상기 버퍼 회로에 대한 가변 RTPCS(Rise Time Programmable Control Source) 신호를 상기 상승 시간 제어 입력의 함수로서 프로그래밍하는 상승 시간 프로그램 가능 제어원(RTPCS)을 제공하는 단계

를 포함하고,

상기 버퍼 회로는 상기 버퍼 출력 신호에 상기 입력 신호 하강 시간 및 상기 출력 신호 하강 시간 간의 하강 시간 지연을 상기 가변 FTPCS 신호의 함수로서 제공하며,

상기 버퍼 회로는 상기 버퍼 출력 신호에 상기 입력 신호 상승 시간 및 상기 출력 신호 상승 시간 간의 상승 시간 지연을 상기 가변 RTPCS 신호의 함수로서 제공하는 방법.
제1항에 있어서, 상기 버퍼 회로는 제1 인버터 및 제2 인버터를 포함하는 방법.
제1항에 있어서, 상기 버퍼 회로에 제1 인버터 및 제2 인버터를 제공하는 단계,

상기 제1 인버터로 하여금 중간 노드를 거쳐 상기 버퍼 입력 신호를 수신하는 입력을 구비하게 하는 단계,

제2 인버터 출력으로 하여금 제2 인버터 입력에 대한 입력에 응답하여 상기 버퍼 출력 신호를 발생시키게 하는 단계,

상기 제1 인버터로 하여금 상기 제2 인버터 입력에 접속된 제1 인버터 출력을 구비하게 하는 단계,

상기 입력 신호가 로직 하이로부터 로직 로우로 천이되어 상기 하강 시간 지연을 초기화할 때 상기 제1 인버터로 하여금 상기 FTPCS에 응답하게 하는 단계,

상기 입력 신호가 로직 로우로부터 로직 하이로 천이되어 상기 상승 시간 지연을 초기화할 때 상기 제1 인버터로 하여금 상기 RTPCS에 응답하게 하는 단계, 및

상기 제2 인버터의 트리거(triggering)를 발생시켜 상기 하강 시간 지연의 단부에서 상기 하강 버퍼 출력 신호를 초기화하고 상승 시간 지연의 단부에서 상기 상승 버퍼 출력 신호를 초기화하는 단계

를 포함하는 방법.
제3항에 있어서, 상기 노드 및 기준 전위 간에 캐패시터를 접속하는 단계를 포함하는 방법.
제3항에 있어서, 상기 노드 및 기준 전위 간에 캐패시터를 접속하는 단계, 및

슈미트 트리거 회로(Schmitt trigger circuit)를 상기 제2 인버터로서 제공하는 단계

를 포함하는 방법
제3항에 있어서, 상기 버퍼 제어 회로로 하여금,

a. 상기 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 상기 FTPCS로부터의 출력 전류, 및

b. 상기 입력 신호가 로직 로우로부터 로직 하이로 천이될 때 상기 RTPCS를 통과하는 출력 전류

에 응답하게 하는 단계를 포함하는 방법
제3항에 있어서, 차례로 제1 가변 제어 신호를 상기 FTPCS에 제공하는 제1 래치에 제1 제어 워드를 제공하는 단계, 및

차례로 제2 가변 제어 신호를 상기 RTPCS에 제공하는 제2 래치에 제2 제어 워드를 제공하는 단계

를 포함하는 방법.
제7항에 있어서, 각각이 상기 제1 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 FTPCS에 제공하는 단계, 및

각각이 대응 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 RTPCS에 제공하는 단계

를 포함하는 방법.
제3항에 있어서, 상기 FTPCS 및 상기 RTPCS에 전류 미러 회로(current mirror circuits)를 제공하는 단계,

차례로 제1 가변 제어 신호를 상기 제1 FTPCS에 제공하는 제1 래치에 제1 제어 워드를 제공하는 단계,

차례로 제2 가변 제어 신호를 상기 RTPCS에 제공하는 제2 래치에 제2 제어 워드를 제공하는 단계,

각각이 상기 제1 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 FTPCS에 제공하는 단계, 및

각각이 대응 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 RTPCS에 제공하는 단계

를 포함하는 방법.
제9항에 있어서, 상기 노드 및 기준 전위 간에 캐패시터를 접속하는 단계를 포함하는 방법.
제9항에 있어서, 상기 노드 및 기준 전위 간에 캐패시터를 접속하는 단계, 및

슈미트 트리거 회로를 상기 제2 인버터로서 제공하는 단계

를 포함하는 방법.
제9항에 있어서, 상기 FTPCS 및 상기 RTPCS에 전류 미러 회로를 제공하는 단계를 포함하는 방법.
제9항에 있어서, 차례로 제1 가변 제어 신호를 상기 FTPCS에 제공하는 제1 래치에 제1 제어 워드를 제공하는 단계, 및

차례로 제2 가변 제어 신호를 상기 RTPCS에 제공하는 제2 래치에 제2 제어 워드를 제공하는 단계

를 포함하는 방법.
제13항에 있어서, 각각이 상기 제1 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 FTPCS에 제공하는 단계, 및

각각이 대응 래치의 레지스터로부터의 출력에 의해 제어되는 FET 핑거를 상기 RTPCS에 제공하는 단계

를 포함하는 방법.
프로그램 가능 지연 유닛에 이중 에지 프로그래밍을 제공하는 방법에 있어서,

신호 입력, 신호 출력, PSPC 접속 라인 및 NSPC 접속 라인을 구비하는 버퍼 제어 회로를 제공하는 단계,

상기 PSPC 접속 라인을 통해 상기 버퍼에 접속된 PSPC 전류 라인 및 PSPC 입력을 구비하는 P측 프로그램 가능 전류(PSPC)원을 제공하는 단계,

N측 제어 워드 및 N측 기록 신호의 입력 및 상기 N측 제어 워드의 함수인 N측 전환 신호의 출력을 수신하는 N측(NS) 래치를 제공하는 단계 - 상기 NS 래치는 상기 N측 제어 워드의 함수인 N측 전환 신호의 출력을 제공하며, 상기 N측 전환 신호의 출력은 상기 NSPC원의 상기 입력에 제공됨 -,

상기 NSPC 접속 라인을 통하여 상기 버퍼에 접속되는 NSPC 전류 라인 및 NSPC원 입력을 구비하는 N측 프로그램 가능 전류(NSPC)원을 제공하는 단계; 및

P측 제어 워드 및 P측 기록 신호의 입력 및 상기 P측 제어 워드의 함수인 P측 전환 신호의 출력을 수신하는 P측(PS) 래치를 제공하는 단계 - 상기 PS 래치는 상기 P측 제어 워드의 함수인 P측 전환 신호의 출력을 제공하며, 상기 P측 전환 신호의 출력은 상기 PSPC원의 상기 입력에 제공됨 -

를 포함하는 방법.
제15항에 있어서, 상기 버퍼 제어 회로는 제1 인버터 및 제2 인버터를 포함하는 방법.
제15항에 있어서, 상기 버퍼 제어 회로에 각각이 입력 및 출력을 갖는 제1 인버터 및 제2 인버터를 제공하는 단계 - 상기 제1 인버터는 제1 입력 및 제1 출력을 가지며 상기 제2 인버터는 제2 입력 및 제2 출력을 가짐 -,

상기 입력 신호가 로직 하이로부터 로직 로우로 천이될 때 상기 제1 인버터로 하여금 상기 제1 PSPC원에 응답하여 상기 제1 PSPC원 및 상기 제1 출력 간에 접속하게 하는 단계,

상기 입력 신호가 로직 로우로부터 로직하이로 천이될 때 상기 제1 인버터로 하여금 상기 제2 PSPC원에 응답하여 상기 제2 PSPC원 및 상기 제1 출력 간에 접속하게 하는 단계,

상기 제1 인버터의 상기 제1 출력을 상기 제2 인버터의 상기 제2 입력에 접속된 노드에 접속하는 단계, 및

상기 제2 인버터가 상기 출력 신호를 상기 제2 인버터로부터 상기 제2 출력에 제공하는 단계

를 포함하는 방법.
제15항에 있어서, 상기 제1 인버터에 소스 드레인 회로의 제1 단부가 상기 제1 인버터의 상기 출력에 접속되는 PMOS FET 및 NMOS FET를 제공하는 단계, 및

상기 제1 인버터에 대한 상기 입력을 상기 PMOS FET 및 상기 NMOS FET의 게이트 전극에 접속하는 단계

를 포함하는 방법.
제18항에 있어서, 상기 PMOS FET 및 상기 NMOS FET의 상기 소스 드레인 회로의 대향 단부를 상기 제1 PSPC원 및 상기 제2 PSPC원의 출력에 접속하는 단계를 포함하는 방법.
이중 에지 프로그램 가능 지연 유닛에 있어서,

버퍼 입력 신호를 수신하는 버퍼 회로 - 상기 버퍼 입력 신호는 입력 신호 하강 시에 하강하고, 상기 버퍼 입력 신호는 입력 신호 상승 시에 상승하며, 상기 버퍼 회로는 출력 신호 하강 시의 하강 버퍼 출력 신호 및 출력 신호 상승 시의 상승 버퍼 출력 신호를 제공함 -,

가변 하강 시간 제어 입력,

가변 상승 시간 제어 입력,

상기 버퍼 회로에 대한 가변 FTPCS 신호를 상기 하강 시간 제어 입력의 함수로서 프로그래밍하는 하강 시간 프로그램 가능 제어원(FTPCS), 및

상기 버퍼 회로에 대한 가변 RTPCS 신호를 상기 상승 시간 제어 입력의 함수로서 프로그래밍하는 상승 시간 프로그램 가능 제어원(RTPCS)

을 포함하고,

상기 버퍼 회로는 상기 버퍼 출력 신호에 상기 입력 신호 하강 시간 및 상기 출력 신호 하강 시간 간의 하강 시간 지연을 상기 가변 FTPCS 신호의 함수로서 제공하며,

상기 버퍼 회로는 상기 버퍼 출력 신호에 상기 입력 신호 상승 시간 및 상기 출력 신호 상승 시간 간의 상승 시간 지연을 상기 가변 RTPCS 신호의 함수로서 제공하는 이중 에지 프로그램 가능 지연 유닛.