JP3857542B2

JP3857542B2 - 遅延回路

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Publication number: JP3857542B2
Application number: JP2001171127A
Authority: JP
Inventors: 徹丹沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2006-12-13
Anticipated expiration: 2021-06-06
Also published as: JP2002368589A

Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の半導体集積回路に組み込まれる遅延回路に関する。
【０００２】
【従来の技術】
図８に従来の遅延回路の構造とその作用を示す。図８（ａ）に示すように、入力信号ｉｎがインバータ１に入力されて反転し、その反転信号は遅延回路としてのＲＣ時定数回路３に入力される。ＲＣ時定数回路３は、抵抗４の抵抗値Ｒとキャパシタ５の容量Ｃとで決まる時定数Tに対応した時間だけ、入力信号のパルス的変化とは異なり、負の乗数の指数関数曲線に従って変化する遅延信号ｎ１を出力する。抵抗４とキャパシタ５の接続点ａからの出力される遅延信号ｎ１は次段のインバータ２に入力される。遅延信号ｎ１がインバータ２に入力され、遅延信号ｎ１の電圧値が所定のしきい電圧に達すると、インバータ２の出力信号ｏｕｔが反転される。
【０００３】
図８（ｂ）に示すように、入力信号ｉｎが「Ｌ」から「Ｈ」に変化すると、上記の時定数Tによって決まる遅延時間Ｔｒの後、出力信号ｏｕｔも「Ｌ」から「Ｈ」に変化する。
図９は、インバータ２へ入力される遅延信号ｎ１と出力信号ｏｕｔとの関係を示したものであり、所定のしきい電圧を境に出力信号ｏｕｔが反転することを示している。
【０００４】
【発明が解決しようとする課題】
ＲＣ時定数回路３の後段に配置されたインバータ２のしきい電圧は、図９（ａ）に示されるように、通常、電源電圧Ｖｃｃの半分程度（Ｖｃｃ／２）に設定される。これは、インバータ２の電源電圧依存性を小さくすることができ、立ち上がり遅延時間Ｔｒと立ち下がり遅延時間Ｔｆとをほぼ等しくできるという効果があるからである。
【０００５】
しかし、こうした効果が期待できるのは、インバータ２内のｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれのしきい電圧Ｖｔｎ、電圧Ｖｔｐの絶対値の和に比べ電源電圧Ｖｃｃが十分に大きい場合だけである。すなわち、電源電圧Ｖｃｃが低下し、特に電源電圧Ｖｃｃがこの絶対値の和に近い値となると、インバータ２の特性は図９（ｂ）に示すようにヒステリシスを持ち、しきい電圧は、信号が立ち下がるときはＶｃｃ／２よりも小さくなり、逆に信号が立ち上がるときにはＶｃｃ／２よりも大きくなってしまう。その結果、図９（ｃ）に示すように、立ち上がり遅延時間Ｔｒと立下り遅延時間ＴｆもＶｃｃが高いときに比べて長くなり、更にＶｃｃの低下が進むとＴｒとＴｆが大幅に異なる値となってしまう。
【０００６】
このように、電源電圧Ｖｃｃを、しきい電圧Ｖｔｎ、電圧Ｖｔｐの絶対値の和よりも十分に高くしておかないと、Ｖｃｃが低下した場合に書き込み時間及び読み出し時間が長くなるという問題が生じ、更には書き込み時間と読み出し時間の差が大きくなってしまうという問題が生ずる。
【０００７】
集積回路の微細化の進展とともに、電源電圧の低下の要請が益々強まっている。このため、電源電圧Ｖｃｃを、しきい電圧Ｖｔｎ、Ｖｔｐの絶対値の和よりも十分に高くするためには、しきい電圧Ｖｔｎ、電圧Ｖｔｐの方を小さくすることが必要になる。
しかし、この場合には、入力信号ｉｎが変化しない定常状態でもトランジスタのオフリーク電流が流れ、消費電力が大きくなるという新たな不都合が生じる。ここで、オフリーク電流とは、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタのそれぞれのゲートとソースとウエルに基準電圧を与え、ドレインにその基準電圧に対して電位差を与えたときにドレインにから又はドレインに向けて流れる電流を指す。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、電源電圧の変動による遅延時間の変動が小さく、しかもインバータの非動作時のオフリーク電流が流れず消費電力の小さい遅延回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る遅延回路は、入力信号を所定時間遅延させた出力信号を出力する遅延回路において、前記入力信号を入力させ遅延信号を出力する遅延部と、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを備えて構成されるとともに前記遅延信号を入力させ反転信号を出力するＣＭＯＳインバータと、前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ側に並列接続された第１及び第２のスイッチング用ｐＭＯＳトランジスタと前記ＣＭＯＳインバータの前記ｎＭＯＳトランジスタ側に並列接続された第１及び第２のスイッチング用ｎＭＯＳトランジスタとを含み前記ＣＭＯＳインバータへの電源電圧又は基準電圧の供給をスイッチングするスイッチング用トランジスタと、前記第２のスイッチング用ｐＭＯＳトランジスタ及び前記第２のスイッチング用ｎＭＯＳトランジスタからなるインバータ回路を含んで構成され前記出力信号又はこれと同期して変化する信号をラッチするラッチ部を備え該ラッチ部にラッチされた信号の変化に基づいて前記スイッチング用トランジスタを制御する制御部とを備え、前記制御部は、前記入力信号及び前記出力信号がいずれも第一論理となった場合に前記第１及び第２スイッチング用ｎＭＯＳトランジスタをＯＮにするとともに第１及び第２前記スイッチング用ｐＭＯＳトランジスタをＯＦＦにし、前記入力信号及び前記出力信号がいずれも第二論理となった場合に前記第１及び第２スイッチング用ｐＭＯＳトランジスタをＯＮにするとともに前記第１及び第２スイッチング用ｎＭＯＳトランジスタをＯＦＦにし、前記入力信号と前記出力信号が異なる場合には、前記第１及び第２スイッチング用ｐＭＯＳトランジスタのいずれか一方をＯＮにし前記第１及び第２ｎＭＯＳトランジスタのいずれか一方を共にＯＮとする制御を実行するように構成されると共に、前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされていることを特徴とする。
【００１０】
この第一の発明によれば、入力信号が遅延部に入力され遅延信号が出力される。この遅延信号はＣＭＯＳインバータに入力され反転信号が生成される。制御部は、出力信号の変化により、スイッチング用トランジスタを制御する。前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタ少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされているので、電源電圧が低下したとしても、前記ＣＭＯＳインバータから出力される前記反転信号の遅延時間が長くなったり、立ち上がり時の遅延時間と立下り時の遅延時間に差が生じることはない。かつ、前記制御部、前記スイッチング用トランジスタの作用により、入力信号が一定な定常状態では、オフリーク電流がカットされる。
この第一の発明において、前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのそれぞれのしきい電圧の絶対値の和を前記電源電圧よりも小さくするのが好適である。
【００１１】
この発明において、前記スイッチング用トランジスタは、前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタのうち、少なくともオフリーク電流が大きい方のトランジスタの側に配置することができる。
【００１４】
前記制御部は、前記入力信号及び前記出力信号に基づき前記スイッチング用トランジスタを制御する論理回路を含むようにしてもよい。
【００１５】
前記の第一の発明において、前記低しきい電圧トランジスタを有する前記ＣＭＯＳインバータを複数個チェーン接続してインバータチェーン回路を構成すると共に、前記制御部は、該インバータチェーン回路の奇数番目の前記ＣＭＯＳインバータの出力信号が第一論理とされ偶数番目の前記ＣＭＯＳインバータの出力が第二論理とされる場合に、該奇数番目の前記ＣＭＯＳインバータに前記電源電圧を供給されるよう、前記スイッチング用トランジスタを制御するよう構成することができる。または、前記低しきい電圧トランジスタを有する前記ＣＭＯＳインバータを複数個チェーン接続してインバータチェーン回路を構成すると共に、前記制御部は、該インバータチェーン回路の奇数番目の前記ＣＭＯＳインバータの出力信号が第一論理とされ偶数番目の前記ＣＭＯＳインバータの出力が第二論理とされる場合に、該偶数番目の前記ＣＭＯＳインバータに前記基準電圧を供給されるよう、前記スイッチング用トランジスタを制御するよう構成してもよい。
【００１６】
さらに、この場合において、前記スイッチング用トランジスタは、前記奇数番目のＣＭＯＳインバータと接続される第一スイッチング用トランジスタと、前記偶数番目のＣＭＯＳインバータと接続される第二スイッチング用トランジスタとを含み、前記制御部は、前記入力信号と前記出力信号とがいずれも第一論理となる場合に前記第一スイッチング用トランジスタをOFFとする一方前記第二スイッチング用トランジスタをＯＮにし、前記入力信号と前記出力信号とがいずれも第二論理となる場合に前記第一スイッチング用トランジスタをＯＮとする一方前記第二スイッチング用トランジスタをOFFにし、前記入力信号と前記出力信号とが異なる場合に前記第一スイッチング用トランジスタ及び前記第二スイッチング用トランジスタを共にＯＮをする制御を実行するのが好適である。
【００１７】
なお、前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのチャネル長よりも長いチャネル長を有するトランジスタとすることができる。
【００１８】
また、前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタよりもソースとドレインの間のゲート電極の長さが大きいものとすることができる。
【００１９】
更にこれらの場合において、前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとすることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を、図面に基づいて詳細に説明する。
第一の実施の形態
図１は、本発明を適用した遅延回路の回路図である。なお、従来例と同一の部材については同一の符号をつけて説明する。図１に示すように、本発明に係る遅延回路は、パルス的に変化する入力信号ｉｎを受けるＣＭＯＳインバータ１、遅延回路としてのＲＣ時定数回路３、ＣＭＯＳインバータ６、ＣＭＯＳインバータ７，ＣＭＯＳインバータ８を連結して構成され、出力信号ｏｕｔを、入力信号ｉｎに対し所定時間遅延させている。ここで、ＣＭＯＳインバータ１，７，８は、通常のしきい電圧（例えばｎＭＯＳが０．８Ｖ、ｐＭＯＳが−０．８Ｖ）を有する。
【００２１】
このため、電源電圧が低下してくると、入力信号ｉｎが「Ｈ」から「Ｌ」に切り替わる場合と、「Ｌ」から「Ｈ」に切り替わる場合とでしきい電圧が異なってくる。しかし、ＣＭＯＳインバータ１，７，８は、パルス的に変化する信号を入力信号としている。従って、入力信号が「Ｈ」から「Ｌ」に立ち下がる場合と、「Ｌ」から「Ｈ」に立ち上がる場合とでしきい電圧が異なったとしても、出力信号の立ち上がり遅延時間Ｔｒと、立下り遅延時間Ｔｆが異なってくるという問題は生じない。
【００２２】
一方、ＣＭＯＳインバータ６は、インバータ１，７，８のしきい電圧よりも低いしきい電圧を（例えばｎＭＯＳが０．４Ｖ、ｐＭＯＳが−０．４Ｖ）有する。すなわち、ＣＭＯＳインバータ６内のｐＭＯＳトランジスタＱＰＬ１、ＱＮＬ１のそれぞれのしきい電圧Ｖｔｐ、Ｖｔｎを、ＣＭＯＳインバータ１，７，８内のトランジスタのそれよりも低しきい電圧のものとする。このＣＭＯＳインバータ６は、ＲＣ時定数回路３の直後にあるため、インバータ１，７，８と同様に通常のしきい電圧のものとすると、電源電圧が低下した際、出力信号の立ち上がり遅延時間Ｔｒと、立下り遅延時間Ｔｆが異なってくるという問題が生じるので、それを防ぐためである。ただ、インバータを低しきい電圧のものとすると、従来の遅延回路ではインバータの非活性時にオフリーク電流が流れるという問題があった。
【００２３】
このため、本実施の形態では、以上の構成に加え、ｐＭＯＳトランジスタＱＰＬ１のソース側に接続されたスイッチング用トランジスタ回路１１と、ｎＭＯＳトランジスタＱＮＬ１のソース側に接続されたスイッチング用トランジスタ回路１２を備えている。スイッチング用トランジスタ回路１１は、ｐＭＯＳトランジスタＱＰ１とＱＰ２とをｐＭＯＳトランジスタＱＰＬ１と電源電圧Ｖｃｃとの間に並列接続して構成される。また、スイッチング用トランジスタ回路１２は、ｎＭＯＳトランジスタＱＮ１とＱＮ２とをｎＭＯＳトランジスタＱＮＬ１と接地との間に並列接続して構成される。
トランジスタＱＰＬ１のしきい電圧Ｖｔｐ、ＱＮＬ１のしきい電圧Ｖｔｎは、トランジスタＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２の各しきい電圧よりも十分に低い値に設定されている。
【００２４】
ｐＭＯＳトランジスタＱＰ１のゲートとｎＭＯＳトランジスタＱＮ１のゲートとは、それぞれインバータ１の出力端子と接続されている。これにより、ｐＭＯＳトランジスタＱＰ１、ｎＭＯＳトランジスタＱＮ１は、入力信号ｉｎが「Ｈ」から「Ｌ」へ、又は「Ｌ」から「Ｈ」へ変化した場合に、その変化と略同期してＯＮ、ＯＦＦする。
一方、ｐＭＯＳトランジスタＱＰ２のゲートとｎＭＯＳトランジスタＱＮ２のゲートは、それぞれインバータ７の出力端子と接続されている。インバータ７の出力信号は、ＲＣ時定数回路３によって入力信号ｉｎの変化よりも所定時間だけ遅れて変化する。このため、ｐＭＯＳトランジスタＱＰ２とｎＭＯＳトランジスタＱＮ２とは、ｐＭＯＳトランジスタＱＰ１、及びｎＭＯＳトランジスタＱＮ１のＯＮ、ＯＦＦよりも所定時間遅れてＯＮ、ＯＦＦする。
【００２５】
以上に説明したインバータ７、ｐＭＯＳトランジスタＱＰ２、ｎＭＯＳトランジスタＱＮ２は、インバータ６の出力信号をラッチするラッチ回路１０としても機能する。すなわち、ラッチ回路１０は、出力信号ｏｕｔ又はこれと同期して変化する信号をラッチするラッチ部として機能する。
【００２６】
次に、第一の実施の形態の遅延回路の作用を、図１（ｂ）（ｃ）に示すタイミングチャート及び表に基づいて説明する。図１（ｂ）は入力信号ｉｎ、ＲＣ時定数回路３の出力信号ｎ２、及び出力信号ｏｕｔの変化を示すタイミングチャートである。今、図１（ｂ）に示すように、入力信号ｉｎが時刻ｔｏにおいて「Ｌ」から「Ｈ」に変化し時刻ｔ２において「Ｈ」から「Ｌ」に変化する場合を考える。
【００２７】
［時刻ｔ＜ｔｏの場合］
入力信号ｉｎはインバータ１で反転されるので、信号ｎ２は時刻ｔｏまでは「Ｈ」であり、出力信号ｏｕｔは「Ｌ」である。インバータ１の出力信号が「Ｈ」であるため、スイッチング用トランジスタ回路１１のｐＭＯＳトランジスタＱＰ１はＯＦＦとされ、スイッチング用トランジスタ１２のｎＭＯＳトランジスタＱＮ１はＯＮされている。また、トランジスタQP２はインバータ７の出力（「Ｈ」）を受けてOFFされており、トランジスタQN２は同じくインバータ７の出力（「Ｈ」）を受けてＯＮとされている。このように、時刻ｔ＜ｔｏでは、図１（ｃ）に示すように、トランジスタＱＮ１，ＱＮ２がＯＮとされる一方、ＱＰ１，ＱＰ２がＯＦＦとされ，これによりＣＭＯＳインバータ６は電源電圧Ｖｃｃから切り離されて非活性状態とされており、オフリーク電流は流れない。
【００２８】
［時刻ｔ０＜ｔ＜ｔ１の場合］
入力信号ｉｎは、「Ｌ」から「Ｈ」に変化する。これにより、信号ｎ２は、時定数Tに対応する指数関数曲線を描きながら、ゆっくり「Ｈ」から「Ｌ」へと近づく。
入力信号ｉｎが「Ｌ」から「Ｈ」に変化したのと略同期して、トランジスタＱＰ１はＯＦＦからＯＮに切り替わり、トランジスタＱＮ１はＯＮからＯＦＦに切り替わる。一方、ＲＣ時定数回路３の存在のため、ＣＭＯＳインバータ６の出力信号は、時刻ｔｏのときと同じく、「Ｌ」のままである。このため、トランジスタＱＰ２はこの時点では時刻ｔｏのときと同じくＯＦＦのままとされ、トランジスタＱＮ２はONのままとされる。
【００２９】
このように、時刻ｔ０＜ｔ＜ｔ１では、スイッチング用トランジスタ回路１１を構成するトランジスタQP1、ＱＰ2のうちの一方であるＱＰ1がＯＮとされ（ＱＰ2はＯＦＦ）、スイッチング用トランジスタ回路１２を構成するトランジスタQＮ1、ＱＮ2のうちの一方であるＱＮ2がＯＮ（ＱＮ1はＯＦＦ）とされている（図１（ｃ）参照）。このため、ＣＭＯＳインバータ６には、トランジスタＱＰ1、ＰＮ2を介して電源電圧Ｖｃｃが供給され、ＣＭＯＳインバータ６は活性状態とされる。
【００３０】
［時刻ｔ１＜ｔ＜ｔ２の場合］
時刻ｔ１において、信号ｎ２の電圧がＣＭＯＳインバータ６のしきい電圧Ｖｔｃｍに達すると、ＣＭＯＳインバータ６の出力信号が反転して「Ｌ」から「Ｈ」に切り替わり、これと同期して、インバータ７の出力は「Ｈ」から「Ｌ」へ、出力信号ｏｕｔは「Ｌ」から「Ｈ」へ切り替わる。これにより、トランジスタＱＰ2はＯＦＦからＯＮに切り替わり、トランジスタＱＮ2はＯＮからＯＦＦへ切り替わる。一方、トランジスタＱＰ1、ＱＮ1は、時刻ｔ１＜ｔ＜ｔ２では、それぞれＯＮ、ＯＦＦしたまま切り替わらない。このため、ＣＭＯＳインバータ６は接地から切り離されて非活性状態とされ、ＣＭＯＳインバータ６にはオフリーク電流が流れない。
【００３１】
［時刻ｔ２＜ｔ＜ｔ３の場合］
時刻ｔ２において、入力信号ｉｎが「Ｈ」から「Ｌ」に変化すると、これにより、信号ｎ２は、時定数Tに対応する指数関数曲線を描きながら、ゆっくり「Ｌ」から「Ｈ」へと近づく。入力信号ｉｎが「Ｈ」から「Ｌ」に変化したのと略同期して、トランジスタＱＰ１はＯＮからＯＦＦに切り替わり、トランジスタＱＮ１はＯＦＦＮからＯＮに切り替わる。一方、ＲＣ時定数回路３の存在のため、ＣＭＯＳインバータ６の出力信号は、時刻ｔ２のときと同じく、「Ｈ」のままである。このため、トランジスタＱＰ２はこの時点では時刻ｔ２のときと同じくＯＮのままとされ、トランジスタＱＮ２はOＦＦのままとされる。
【００３２】
このように、時刻ｔ２＜ｔ＜ｔ３では、スイッチング用トランジスタ回路１１を構成するトランジスタＱＰ１、ＱＰ2のうちの一方であるＱＰ２がＯＮとされ（ＱＰ１はＯＦＦ）、スイッチング用トランジスタ回路１２を構成するトランジスタQＮ1、ＱＮ2のうちの一方であるＱＮ１がＯＮ（ＱＮ２はＯＦＦ）とされている。従って、ＣＭＯＳインバータ６には、トランジスタＱＰ２、ＱＮ１を介して電源電圧Ｖｃｃが供給され、ＣＭＯＳインバータ６は活性状態とされる。
【００３３】
［時刻ｔ＞ｔ３の場合］
以上のようにして、時刻ｔ＞ｔ３では、時刻ｔ０以前と同じ状態に戻る。
以上説明したように、入力信号ｉｎが「Ｈ」から「Ｌ」へ、又は「Ｌ」から「Ｈ」へ切り替わる場合には、スイッチング用トランジスタ回路１１，１２により、インバータが活性化される。入力信号ｉｎが「Ｈ」又は「Ｌ」で不変である場合には、ＣＭＯＳインバータ６が電源電圧又は接地から切り離され、オフリーク電流が流れるのを防止する。
【００３４】
上記実施の形態では、スイッチング用トランジスタ回路として、ＣＭＯＳインバータ６に並列に接続されたトランジスタＱＰ1及びＱＰ2、並びにトランジスタＱＮ1及びＱＮ2を用いたが、図２に示すように、スイッチング用トランジスタ回路を単一のトランジスタＱＰ1、ＱＮ1により構成し、このトランジスタＱＰ1、ＱＮ1とＯＮ、ＯＦＦを制御するためにこれらのトランジスタに接続された論理回路２１，２２により構成してもよい。
【００３５】
図２において、ＮＯＲ回路２１は、入力信号ｉｎと出力端子よりフィードバックされた出力信号ｏｕｔを入力信号として、その出力信号をｐＭＯＳトランジスタＱＰ1のゲートに供給するようにされている。また、ＮＡＮＤ回路２２は、入力信号ｉｎと出力端子よりフィードバックされた出力信号ｏｕｔを入力信号として、その出力信号をｎＭＯＳトランジスタＱＮ1のゲートに供給するようにされている。
【００３６】
ＮＯＲ回路２１では、入力信号ｉｎと出力信号ｏｕｔが共に「Ｌ」となった場合に限り出力信号が「Ｈ」とされ、これによりｐＭＯＳトランジスタＱＰ1をＯＦＦとする。ＮＡＮＤ回路２２では、入力信号ｉｎと出力信号ｏｕｔが共に「Ｈ」となった場合に限り出力信号がＮとされ、これによりｎＭＯＳトランジスタＱＰ1をＯＦＦとする。これにより、上記第一の形態の図１（ｂ）、（ｃ）に示す作用が達成される。
【００３７】
第二の実施の形態
次に、本発明の第二の実施の形態を、図３に基づいて説明する。第一の実施の形態との相違点は、ｐＭＯＳトランジスタＱＰＬ１側にだけスイッチング用トランジスタ回路１１を設け、ｎＭＯＳトランジスタＱＰ４側のスイッチング用トランジスタ回路は省略していることである。ＣＭＯＳインバータ６´内のｐＭＯＳトランジスタＱＰＬ１はカットオフ特性が悪くオフリーク電流が無視できないが、ｎＭＯＳトランジスタＱＰ４はカットオフ特性が良好であるという場合に有効である。第一の実施の形態に比し、スイッチング用トランジスタ１２が無い分、製造コストを低減できる。その他は第一の実施の形態と同一である。
【００３８】
以下、この第二の実施の形態の作用を、図３（ｂ）（ｃ）に示すタイミングチャート及び表に基づいて説明する。図３（ｂ）は入力信号ｉｎ、ＲＣ時定数回路３の出力信号ｎ２、及び出力信号ｏｕｔの変化を示すタイミングチャートである。第一の実施の形態と同様、図３（ｂ）に示すように、入力信号ｉｎが時刻ｔｏにおいて「Ｌ」から「Ｈ」に変化し時刻ｔ２において「Ｈ」から「Ｌ」に変化する場合を考える。トランジスタＱＰ１、ＱＰ２の動作は、図３（ｃ）に示すように、第一の実施の形態におけるトランジスタＱＰ１、ＱＰ２の動作と全く同じである。時刻ｔ＜ｔ０では、トランジスタＱＰ１，ＱＰ２の両方がＯＦＦされ、オフリーク電流は流れない。時刻ｔ０＜ｔ＜ｔ１では、トランジスタＱＰ１のみがＯＮとされ、ＣＭＯＳインバータ６´が活性常態となる。
【００３９】
時刻ｔ１＜ｔ＜ｔ２では、ＱＰ１、ＱＰ２の両方がＯＮとされるが、このときインバータの出力は「Ｈ」であり、ｎＭＯＳトランジスタＱＮ４がＯＦＦとされている。ｎＭＯＳトランジスタＱＮ４はカットオフ特性が良好であるので、ＣＭＯＳインバータ６´にオフリーク電流は流れない。時刻ｔ２＜ｔ＜ｔ３では、トランジスタＱＰ１がＯＮからＯＦＦに切り替わり、トランジスタＱＰ２のみがＯＮとされ、ＣＭＯＳインバータ６´が活性常態となる。時刻ｔ３では時刻ｔｏ以前の状態に戻る。
このように、ＣＭＯＳインバータ６´のｐＭＯＳトランジスタ側のカットオフ特性が悪く、ＮＭＯＳトランジスタのカットオフ特性は良好である場合には、カットオフ特性の悪いｐＭＯＳトランジスタ側のみにスイッチング用トランジスタ回路を設けるだけで、第一の実施の形態と同様の効果が得られる。
【００４０】
図４は、図３に示す第二の実施の形態の変形例を示している。図４に示す回路では、上記第二の実施の形態のスイッチング用トランジスタ回路１１を単一のトランジスタＱＰ１により構成するとともに、入力信号ｉｎ及び出力信号ｏｕｔを入力信号とし、その出力信号をトランジスタＱＰ１のゲートに入力させるＮＯＲ回路４１を設けている。ＮＯＲ回路４１は、入力信号ｉｎ及び出力信号ｏｕｔが共に「Ｈ」となったときのみ「Ｌ」を出力し、これによりｐＭＯＳトランジスタＱＰ１をＯＮにする機能を有する。これにより、第二の実施の形態と同様の動作が行なわれる。
【００４１】
第三の実施の形態
次に、本発明の第三の実施の形態を、図５に基づいて説明する。図５（ａ）は、本発明に係る遅延回路の第三の実施の形態の構造を示す回路図である。図５（ａ）に示す回路は、ＲＣ時定数回路３の直後のＣＭＯＳインバータ５１と、その後段にチェーン接続され全体としてインバータチェーン回路を構成するＣＭＯＳインバータ５２，５３，５４を備えている。本実施の形態は、ＣＭＯＳインバータ５１だけでなく、ＣＭＯＳインバータ５２−５４についても低しきい電圧のインバータを使用し、これによりインバータ部分での遅延時間を少なくしたものである。このような場合、インバータ５２，５３，５４においてもオフリーク電流を防止する必要がある。このため、本実施形態においては、電源電圧Ｖｃｃの供給を制御するためのスイッチング用トランジスタＱＰ５、ＱＰ６、ＱＮ５、ＱＮ６が設けられるとともに、このスイッチング用トランジスタＱＰ５、ＱＰ６、ＱＮ５、ＱＮ６のＯＮ、ＯＦＦを制御するための制御回路Ｃが設けられている。
【００４２】
スイッチング用トランジスタＱＰ５は、インバータ５１、５３の電源端子と電源電圧Ｖｄｄ２との間に配置され、インバータ５１、５３へ電源電圧Ｖｄｄ２を供給するか否かを切り換える機能を有する。スイッチング用トランジスタＱＰ６は、インバータ５２、５４と電源電圧Ｖｄｄ１との間に配置され、インバータ５２、５４へ電源電圧Ｖｄｄ１を供給するか否かを切り換える機能を有する。
【００４３】
スイッチング用トランジスタＱＮ５は、インバータ５２、５４の接地端子と接地Ｖｓｓ１との間に配置され、インバータ５２、５４の接地端子を接地した状態と接地しない状態との間で切り換える機能を有する。スイッチング用トランジスタＱＮ６は、インバータ５１、５３と接地Ｖｓｓ２との間に配置され、インバータ５１、５３の接地端子を接地した状態と接地しない状態との間で切り換える機能を有する。
【００４４】
制御回路Ｃは、ＮＯＲ回路５５、ＮＡＮＤ回路５６、インバータ５７、インバータ５８を備えている。ＮＯＲ回路５５、ＮＡＮＤ回路５６は、それぞれ、入力信号ｉｎと、出力端子からフィードバックされた出力信号ｏｕｔを入力信号としている。ＮＯＲ回路５５の出力端子は、スイッチング用トランジスタＱＰ６のゲートに接続されるとともに、インバータ５８を介してスイッチング用トランジスタＱＮ６のゲートにも接続されている。また、ＮＡＮＤ回路５６の出力端子は、インバータ５７を介してスイッチング用トランジスタＱＰ５のゲートに接続されているとともに、スイッチング用トランジスタＱＮ５のゲートにも接続されている。
【００４５】
次に、この第三の実施の形態の遅延回路の作用を、図５（ｂ）、（ｃ）に基づいて説明する。図５（ｂ）は、入力信号ｉｎ、ＲＣ時定数回路３の出力信号ｎ２、出力信号ｏｕｔの変化のタイミングを示すタイミングチャートである。図５（ｃ）はスイッチングトランジスタのＯＮ、ＯＦＦ状態の推移を示した表である。以下、各時刻ｔｏ〜ｔ１〜ｔ２〜ｔ３までの各スイッチング用トランジスタＱＰ５、ＱＰ６、ＱＮ５、ＱＮ６の変化と、各インバータ５１−５４の状態の変化を説明する。
【００４６】
時刻ｔ＜ｔｏにおいて、入力信号ｉｎが「Ｌ」で安定している場合、信号ｎ２も出力信号ｏｕｔも「Ｌ」であるので、図５（ｃ）に示すように、トランジスタＱＰ５、ＱＮ５がＯＮ、ＱＰ６、ＱＮ６がＯＦＦとされる。このため、出力信号として「Ｈ」を出力しているＣＭＯＳインバータ５１，５３は、スイッチング用トランジスタＱＮ６により接地Ｖｓｓ２から切り離され、一方、出力信号として「Ｌ」を出力しているＣＭＯＳインバータ５２，５４は、スイッチング用トランジスタＱＰ６により電源電圧Ｖｄｄ１から切り離されている。このため、時刻ｔ＜ｔｏでは各インバータ５１−５４にオフリーク電流は流れない。
【００４７】
時刻ｔｏにおいて、入力信号ｉｎが「Ｌ」から「Ｈ」に変化すると、時刻ｔ０＜ｔ＜ｔ１では、図５（ｃ）に示すように、トランジスタＱＰ６、ＱＮ６がＯＦＦからＯＮに切り替わり、すべてのスイッチング用トランジスタＱＰ５、ＱＮ５、ＱＰ６、ＱＮ６がＯＮとされ、各インバータ５１−５４は活性状態となる。
【００４８】
時刻ｔ１において、出力信号ｏｕｔも遅れて「Ｈ」に変化すると、スイッチング用トランジスタＱＰ５，ＱＮ５がＯＮからＯＦＦに切り替わり、次に入力信号ｉｎが切り替わる時刻ｔ２まで、この状態が維持される。このため、出力信号として「Ｌ」を出力しているＣＭＯＳインバータ５１，５３は、ＱＰ５により電源電圧Ｖｄｄ２から切り離され、一方、出力信号として「Ｈ」を出力しているＣＭＯＳインバータ５２，５４は、スイッチング用トランジスタＱＮ５により、接地Ｖｓｓ１から切り離されている。このため、時刻ｔ１＜ｔ＜ｔ２では各インバータ５１−５４にオフリーク電流は流れない。
【００４９】
時刻ｔ２において、入力信号ｉｎが「Ｈ」から「Ｌ」に変化すると、時刻ｔ２＜ｔ＜ｔ３では、図５（ｃ）に示すように、トランジスタＱＰ５、ＱＮ５がＯＦＦからＯＮに切り替わり、すべてのスイッチング用トランジスタＱＰ５、ＱＮ５、ＱＰ６、ＱＮ６がＯＮとされ、各インバータ５１−５４は活性状態となる。
【００５０】
時刻ｔ３において、出力信号ｏｕｔも遅れて「Ｌ」に変化すると、スイッチング用トランジスタＱＰ６，ＱＮ６がＯＮからＯＦＦに切り替わり、次の入力信号ｉｎの変化までこの状態が維持される。これは、時刻ｔｏの状態と同じである。すなわち、オフリーク電流は流れない。以下、時刻ｔｏ〜ｔ３の間の変化が繰り返される。
この第三の実施の形態においても、図６に示すように、ＣＭＯＳインバータ７０−７３を構成するトランジスタの一方、例えばカットオフ特性の悪いｐＭＯＳトランジスタ側のトランジスタＱＰ５、ＱＰ６のみを残し、カットオフ特性の良好なＰＭＯＳトランジスタＱＮ５、ＱＮ６は省略できる。ＮＯＲ回路７４、ＮＡＮＤ回路７７、インバータ７８の動作は、それぞれ図５のＮＯＲ回路５５、ＮＡＮＤ回路５６、インバータ５７ど同一である。
【００５１】
第四の実施の形態
次に、本発明の第四の実施の形態を、図７に基づいて説明する。
以上に説明した第一乃至第三の実施の形態では、ＣＭＯＳインバータを構成するｐＭＯＳ、ｎＭＯＳトランジスタのいずれか一方のしきい電圧をスイッチング用トランジスタのしきい電圧よりも低くなるようにしている。これに代えて、本実施の形態では、ＲＣ時定数回路３の直後に配置されたＣＭＯＳインバータ６内のｐＭＯＳトランジスタＱＰＬ１、ＱＮＬ１のチャネル幅Ｌ２を、スイッチング用トランジスタのチャネル幅Ｌ１よりも長くなるようにし、これにより第一乃至第三の実施の形態と同様の効果を達成できる。
また、チャネル長を代えるかわりに、ＣＭＯＳインバータ６内のｐＭＯＳトランジスタＱＰＬ１、ＱＮＬ１のソースとドレインとの間のゲート電極の長さを、スイッチング用トランジスタのそれよりも長くなるようにしてもよい。また、ＣＭＯＳインバータ６内のトランジスタと、スイッチング用トランジスタとの間で、しきい値電圧とチャネル長（又はゲート電極の長さ）の両方を異ならせても良い。
【００５２】
【発明の効果】
本発明は、以上のように構成したので、電源電圧の変動による遅延時間の変動が小さくすることができ、同時にトランジスタの非動作時のオフリーク電流が流れず消費電力を小さくすることができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の第一の実施の形態の構成を示す回路図と、その作用を示すタイミングチャート及び表である。
【図２】第一の実施の形態のスイッチング用トランジスタ回路１１，１２の変形例を示す回路図である。
【図３】本発明に係る遅延回路の第二の実施の形態の構成を示す回路図である。
【図４】第二の実施の形態のスイッチング用トランジスタ回路の変形例を示す回路図である。
【図５】本発明に係る遅延回路の第三の実施の形態の構成を示す回路図である。
【図６】本発明に係る遅延回路の第三の実施の形態の変形例を示す回路図である。
【図７】本発明に係る遅延回路の第四の実施の形態を示すものである。
【図８】従来の遅延回路の構成と、その作用を説明するものである。
【図９】従来の遅延回路の問題点を説明するものである。
【符号の説明】
１，２，６，６´，７，８，５１−５４，６１−６４・・・インバータ、３・・・ＲＣ時定数回路、１０・・・ラッチ回路、１１，１２・・・スイッチング用トランジスタ回路、２１・・・ＮＯＲ回路、２２・・・ＮＡＮＤ回路

Claims

入力信号を所定時間遅延させた出力信号を出力する遅延回路において、
前記入力信号を入力させ遅延信号を出力する遅延部と、
ｐＭＯＳトランジスタとｎＭＯＳトランジスタを備えて構成されるとともに前記遅延信号を入力させ反転信号を出力するＣＭＯＳインバータと、
前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ側に並列接続された第１及び第２のスイッチング用ｐＭＯＳトランジスタと前記ＣＭＯＳインバータの前記ｎＭＯＳトランジスタ側に並列接続された第１及び第２のスイッチング用ｎＭＯＳトランジスタとを含み前記ＣＭＯＳインバータへの電源電圧又は基準電圧の供給をスイッチングするスイッチング用トランジスタと、
前記第２のスイッチング用ｐＭＯＳトランジスタ及び前記第２のスイッチング用ｎＭＯＳトランジスタからなるインバータ回路を含んで構成され前記出力信号又はこれと同期して変化する信号をラッチするラッチ部を備え該ラッチ部にラッチされた信号の変化に基づいて前記スイッチング用トランジスタを制御する制御部とを備え、
前記制御部は、
前記入力信号及び前記出力信号がいずれも第一論理となった場合に前記第１及び第２スイッチング用ｎＭＯＳトランジスタをＯＮにするとともに第１及び第２前記スイッチング用ｐＭＯＳトランジスタをＯＦＦにし、
前記入力信号及び前記出力信号がいずれも第二論理となった場合に前記第１及び第２スイッチング用ｐＭＯＳトランジスタをＯＮにするとともに前記第１及び第２スイッチング用ｎＭＯＳトランジスタをＯＦＦにし、
前記入力信号と前記出力信号が異なる場合には、前記第１及び第２スイッチング用ｐＭＯＳトランジスタのいずれか一方をＯＮにし前記第１及び第２ｎＭＯＳトランジスタのいずれか一方を共にＯＮとする制御を実行するように構成されると共に、
前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされていることを特徴とする遅延回路。
前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのそれぞれのしきい電圧の絶対値の和が前記電源電圧よりも小さくされている請求項１に記載の遅延回路。
前記スイッチング用トランジスタは、前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタのうち、少なくともオフリーク電流が大きい方のトランジスタの側に配置された請求項１又は２に記載の遅延回路。
前記制御部は、前記入力信号及び前記出力信号に基づき前記スイッチング用トランジスタを制御する論理回路を含む請求項１乃至５に記載の遅延回路。
前記低しきい電圧トランジスタを有する前記ＣＭＯＳインバータを複数個チェーン接続してインバータチェーン回路を構成すると共に、前記制御部は、該インバータチェーン回路の奇数番目の前記ＣＭＯＳインバータの出力信号が第一論理とされ偶数番目の前記ＣＭＯＳインバータの出力が第二論理とされる場合に、該奇数番目の前記ＣＭＯＳインバータに前記電源電圧を供給されるよう、前記スイッチング用トランジスタを制御するよう構成された請求項１乃至４のいずれか一項に記載の遅延回路。
前記低しきい電圧トランジスタを有する前記ＣＭＯＳインバータを複数個チェーン接続してインバータチェーン回路を構成すると共に、前記制御部は、該インバータチェーン回路の奇数番目の前記ＣＭＯＳインバータの出力信号が第一論理とされ偶数番目の前記ＣＭＯＳインバータの出力が第二論理とされる場合に、該偶数番目の前記ＣＭＯＳインバータに前記基準電圧を供給されるよう、前記スイッチング用トランジスタを制御するよう構成された請求項１乃至４のいずれか一項に記載の遅延回路。
前記スイッチング用トランジスタは、前記奇数番目のＣＭＯＳインバータと接続される第一スイッチング用トランジスタと、前記偶数番目のＣＭＯＳインバータと接続される第二スイッチング用トランジスタとを含み、前記制御部は、前記入力信号と前記出力信号とがいずれも第一論理となる場合に前記第一スイッチング用トランジスタをOFFとする一方前記第二スイッチング用トランジスタをＯＮにし、前記入力信号と前記出力信号とがいずれも第二論理となる場合に前記第一スイッチング用トランジスタをＯＮとする一方前記第二スイッチング用トランジスタをＯＦＦにし、前記入力信号と前記出力信号とが異なる場合に前記第一スイッチング用トランジスタ及び前記第二スイッチング用トランジスタを共にＯＮとする制御を実行する請求項５又は６に記載の遅延回路。
前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのチャネル長よりも長いチャネル長を有するトランジスタとされたことを特徴とする請求項１記載の遅延回路。
前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタよりもソースとドレインの間のゲート電極の長さが大きいことを特徴とすることを特徴とする請求項１記載の遅延回路。
前記ＣＭＯＳインバータの前記ｐＭＯＳトランジスタ又は前記ｎＭＯＳトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされた請求項８又は９に記載の遅延回路。