KR101273753B1

KR101273753B1 - 반도체 회로

Info

Publication number: KR101273753B1
Application number: KR1020110077782A
Authority: KR
Inventors: 허창재
Original assignee: 삼성전기주식회사
Priority date: 2011-08-04
Filing date: 2011-08-04
Publication date: 2013-06-12
Also published as: JP2013038779A; CN102916688B; US20130033297A1; CN102916688A; EP2555429A1; US8674740B2; KR20130015662A

Abstract

본 발명은 입입력되는 신호를 소정 시간 지연시켜 출력하는 지연부, 입력되는 신호의 레벨에 따라 전압을 충/방전시키는 전압 조정부 및 입력되는 신호의 레벨 및 지연부에서 출력되는 신호의 레벨을 이용하여 생성된 신호에 따라 전압 조정부의 충/방전 동작을 제어하는 조합부를 포함하는 반도체 회로로 반도체 회로로 입력되는 하이(high) 레벨의 신호에 혼입된 로우(low) 레벨의 노이즈 및 로우(low) 레벨의 신호에 혼입된 하이(high) 레벨의 노이즈를 보다 효과적으로 제거할 수 있다.

Description

반도체 회로{Semiconductor circuit}

본 발명은 전자기기에 탑재되는 반도체 회로에 관한 것으로, 보다 상세하게는 입력되는 신호에 혼입된 노이즈를 제거할 수 있는 반도체 회로에 관한 것이다.

일반적으로 전자기기에 있어서는 전원 라인이나 신호 라인에 노이즈(noise)가 발생하고 있으며, 노이즈의 영향에 따라 전자기기에 탑재되어 있는 반도체 회로가 오동작하는 문제점이 있다.

예를 들어, 반도체 회로의 리셋 단자에 노이즈가 인가되어 반도체 회로가 오동작한다면, 내부 회로가 초기화될 수 있기 때문에 전자기기에 큰 문제점이 생길 수 있다.

또한, 반도체 회로로 입력되는 신호에 노이즈가 혼입되면, 노이즈를 입력 신호로 판단할 수도 있기 때문에 전자기기의 정상적인 동작을 방해하고 오동작을 일으키는 주요 원인이 될 수 있다.

따라서, 이러한 문제점을 해결하기 위해 노이즈를 제거할 수 있는 반도체 회로가 제안되었으나, 종래의 반도체 회로에서는 입력되는 신호에 대하여 복수의 노이즈가 연속해서 중첩되는 경우, 해당 노이즈를 정확하게 제거하는 것이 곤란한 문제점이 있었다.

일본특허공개 1995-095022호 공보

본 발명의 사상은 하이(high) 레벨의 입력 신호에 혼입된 로우(low) 레벨의 노이즈 및 로우(low) 레벨의 입력 신호에 혼입된 하이(high) 레벨의 노이즈를 보다 효과적으로 제거할 수 있는 반도체 회로를 제공함에 있다.

이를 위해 본 발명의 일실시예에 의한 반도체 회로는 입력되는 신호를 소정 시간 지연시켜 출력하는 지연부; 상기 입력되는 신호의 레벨에 따라 전압을 충/방전시키는 전압 조정부; 상기 입력되는 신호의 레벨 및 상기 지연부에서 출력되는 신호의 레벨을 이용하여 생성된 신호에 따라 상기 전압 조정부의 충/방전 동작을 제어하는 조합부를 포함한다.

여기서, 상기 지연부는 상기 입력되는 신호의 레벨을 반전하여 출력하는 복수 개의 인버터를 포함할 수 있다.

또한, 상기 지연부는 직렬로 접속되는 제1 및 제2 인버터를 포함하고, 상기 전압 조정부는 상기 제1 및 제2 인버터의 접속점과 접지와의 사이에 접속될 수 있다.

그리고, 상기 제1 인버터는 상기 입력되는 신호의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치를 포함할 수 있다.

이때, 상기 제1 및 제2 스위치는 PMOS 및 NMOS로 각각 구성될 수 있다.

게다가, 상기 제1 인버터는 상기 제1 및 제2 스위치에 각각 연결되는 제1 및 제2 전류원을 포함할 수 있다.

또, 상기 전압 조정부는 상기 제1 및 제2 스위치의 스위칭 동작에 따라 상기 전압을 충/방전시키는 콘덴서로 구성될 수 있다.

아울러, 상기 제1 인버터는 상기 입력되는 신호가 로우 레벨에서 하이 레벨로 가변하면, 상기 제1 스위치를 개방 동작시키고, 상기 제2 스위치를 폐쇄 동작시키고, 상기 전압 조정부는 상기 제2 스위치의 폐쇄 동작에 따라 상기 전압을 방전시킬 수 있다.

이때, 상기 제2 인버터는 상기 전압 조정부에서 방전된 전압이 미리 설정된 기준 전압보다 작으면, 하이 레벨의 신호를 출력하고, 상기 전압 조정부에서 방전된 전압이 미리 설정된 기준 전압보다 작지 않으면, 로우 레벨의 신호를 출력할 수 있다.

한편, 상기 제1 인버터는 상기 입력되는 신호가 하이 레벨에서 로우 레벨로 가변하면, 상기 제1 스위치를 폐쇄 동작시키고, 상기 제2 스위치를 개방 동작시키고, 상기 전압 조정부는 상기 제1 스위치의 폐쇄 동작에 따라 상기 전압을 충전시킬 수 있다.

여기서, 상기 제2 인버터는 상기 전압 조정부에서 충전된 전압이 미리 설정된 기준 전압보다 크면, 로우 레벨의 신호를 출력하고, 상기 전압 조정부에서 충전된 전압이 미리 설정된 기준 전압보다 크지 않으면, 하이 레벨의 신호를 출력할 수 있다.

아울러, 상기 조합부는 상기 입력되는 신호 및 상기 지연부에서 출력되는 신호를 조합하여 논리 연산하는 제1 및 제2 연산기; 상기 제1 및 제2 연산기에서 생성된 신호의 레벨에 따라 스위칭 동작하는 제3 및 제4 스위치를 포함할 수 있다.

이때, 상기 제1 및 제2 연산기는 OR 게이트 및 AND 게이트로 각각 구성될 수 있다.

또 한편, 상기 지연부는 순차적으로 직렬 연결되는 제1 내지 제6 인버터를 포함하고, 상기 전압 조정부는 상기 제3 및 제4 인버터의 접속점과 접지와의 사이에 접속될 수 있다.

그리고, 상기 제3 인버터는 상기 입력되는 신호의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치; 상기 제1 및 제2 스위치에 각각 연결되는 제1 및 제2 전류원을 포함할 수 있다.

아울러, 상기 조합부는 제2 인버터로 입력되는 신호 및 제5 인버터에서 출력되는 신호를 조합하여 생성된 신호에 따라 상기 전압 조정부의 충/방전 동작을 제어할 수 있다.

또한, 상기 조합부는 상기 제2 인버터로 입력되는 신호 및 상기 제5 인버터에서 출력되는 신호를 조합하여 논리 연산하는 제1 및 제2 연산기; 상기 제1 및 제2 연산기에서 생성된 신호의 레벨에 따라 스위칭 동작하는 제3 및 제4 스위치를 포함할 수 있다.

여기서, 상기 제1 및 제2 연산기는 NAND 게이트 및 NOR 게이트로 각각 구성될 수 있다.

상술한 바와 같이 본 발명의 일실시예에 의한 반도체 회로에 따르면, 하이 레벨의 입력 신호에 혼입된 로우 레벨의 노이즈 및 로우 레벨의 입력 신호에 혼입된 하이 레벨의 노이즈를 보다 효과적으로 제거할 수 있는 장점이 있다.

또한, 노이즈가 연속적으로 인가되는 경우에도 반도체 회로의 오동작 없이 노이즈를 용이하게 제거할 수 있는 장점이 있다.

그리고, 노이즈를 제거하는 기능과 함께 입력되는 신호를 지연하는 기능도 구현 가능하기 때문에 반도체 회로의 칩(chip) 사이즈를 작게 줄일 수 있는 장점이 있다.

이로 인해, 반도체 회로의 제조 비용 및 반도체 회로가 탑재된 전자기기의 제조 비용까지도 절감할 수 있는 효과가 있다.

도 1은 본 발명의 일실시예에 의한 반도체 회로의 구성도이다.
도 2는 노이즈를 제거하기 위한 반도체 회로의 동작을 나타내는 타이밍도이다.
도 3a는 도 1의 제1 및 제2 전류원 대신에 제1 및 제2 저항을 연결한 반도체 회로의 구성도이다.
도 3b는 도 1의 제1 스위치를 제거한 반도체 회로의 구성도이다.
도 3c는 도 1의 제2 스위치를 제거한 반도체 회로의 구성도이다.
도 4는 본 발명의 다른 실시예에 의한 반도체 회로의 구성도이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 회로의 구성도이다.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명의 일실시예에 의한 반도체 회로의 구성도 및 도 2는 노이즈를 제거하기 위한 반도체 회로의 동작을 나타내는 타이밍도를 나타낸다.

도 1 및 도 2에 도시한 바와 같이, 반도체 회로(100)는 크게 지연부(120), 전압 조정부(140) 및 조합부(160)를 포함하여 구성된다.

우선, 지연부(120)는 반도체 회로(100)의 입력단(IN)으로 입력되는 신호(P1)를 소정 시간 지연시켜 출력하는 수단으로서, 입력되는 신호의 레벨(level)을 반전하여 출력하는 복수 개(자세하게는, 짝수 개)의 인버터(inverter)로 구성될 수 있다.

이때, 도 1에 도시한 지연부(120)는 직렬로 접속된 두 개의 제1 및 제2 인버터(122)(124)로 이루어질 수 있으며, 제1 인버터(122)는 입력되는 신호(P1)의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치(Q1)(Q2), 제1 및 제2 스위치(Q1)(Q2)에 각각 연결되어 전류를 공급하는 제1 및 제2 전류원(S1)(S2)을 포함할 수 있다.

만약, 제1 인버터(122)가 씨모스(CMOS) 인버터이면, 제1 및 제2 스위치(Q1)(Q2)는 각각 PMOS 및 NMOS로 구성되는 것이 바람직하다.

상기 제1 인버터(122)의 동작에 대해 상세하게 설명하면, 입력되는 신호(P1)가 로우(low) 레벨에서 하이(high) 레벨로 가변하면, PMOS인 제1 스위치(Q1)는 개방(OFF) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 폐쇄(ON) 동작을 수행하여 전류가 제2 스위치(Q2) 및 제2 전류원(S2)을 지나 접지로 흐르게 된다.

만약, 입력되는 신호(P1)가 하이(high) 레벨에서 로우(low) 레벨로 가변하면, PMOS인 제1 스위치(Q1)는 폐쇄(ON) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 개방(OFF) 동작을 수행하여 제1 전류원(S1)에서 출력되는 전류가 제1 스위치(Q1)로 흐르게 된다.

전압 조정부(140)는 입력되는 신호(P1)의 레벨에 따라 전압을 충전하거나 방전하는 수단으로서, 제1 및 제2 인버터(122)(124)의 접속점(A)과 접지 사이에 위치하는 콘덴서(C1, condensor)로 이루어질 수 있다.

상기와 같은 전압 조정부(140)의 동작에 대하여 보다 자세하게 설명하면, 전압 조정부(140)는 제1 인버터(122)에 있는 제1 및 제2 스위치(Q1)(Q2)의 스위칭 동작에 따라 전압을 충전하거나 방전한다. 예를 들어, 도 2에서와 같이, 입력단(IN)으로 입력되는 신호(P1)가 로우(low) 레벨에서 하이(high) 레벨로 가변하면, PMOS인 제1 스위치(Q1)는 개방(OFF) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 폐쇄(ON) 동작을 수행함으로써 콘덴서(C1)에 충전되어 있던 전압을 제2 스위치(Q2) 및 제2 전류원(S2)을 통해 방전시킨다.

이에 따라, 콘덴서(C1)에 충전되어 있던 전압은 일정한 기울기를 가지고 감소하게 되고, 방전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압보다 작으면, 제2 인버터(124)는 하이(high) 레벨의 신호(P3)를 출력한다.

반면에, 제2 인버터(124)는 방전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압보다 작지 않으면, 로우 레벨의 입력 신호(P1)에 하이 레벨의 노이즈가 혼입된 것으로 판단하여 로우(low) 레벨의 신호(P3)를 그대로 출력한다.

상기한 바와 같이, 입력되는 신호(P1)가 로우 레벨에서 하이 레벨로 가변하여 출력 신호(P3)를 출력하기까지의 시간이 도 2에 도시한 로우 레벨의 입력 신호에 혼입된 하이 레벨의 노이즈를 제거하는 노이즈 필터링(filtering) 시간(to)이 되며, 상기 노이즈 필터링 시간(to)보다 펄스 폭이 작은 하이 레벨의 신호(t1)는 노이즈로 인식하여 제거하게 된다.

한편, 입력단(IN)으로 입력되는 신호(P1)가 하이(high) 레벨에서 로우(low) 레벨로 가변하면, PMOS인 제1 스위치(Q1)는 폐쇄(ON) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 개방(OFF) 동작을 수행함으로써 제1 전류원(S1) 및 제1 스위치(Q1)를 통해 콘덴서(C1)를 충전시킨다.

이에 따라, 콘덴서(C1)로 충전되는 전압은 일정한 기울기를 가지고 증가하게 되고, 충전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압보다 크면, 제2 인버터(124)는 로우(low) 레벨의 신호(P3)를 출력한다.

반면에, 제2 인버터(124)는 충전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압보다 크지 않으면, 하이 레벨의 입력 신호에 로우 레벨의 노이즈가 혼입된 것으로 판단하여 하이(high) 레벨의 신호(P3)를 그대로 출력한다.

상기한 바와 같이, 입력되는 신호(P1)가 하이 레벨에서 로우 레벨로 가변하여 출력 신호(P3)를 출력하기까지의 시간이 하이 레벨의 입력 신호에 혼입된 로우 레벨의 노이즈를 제거하는 노이즈 필터링(filtering) 시간(t2, t2=t0)이 되며, 상기 노이즈 필터링 시간(t2)보다 펄스 폭이 작은 로우 레벨의 신호는 노이즈로 인식하여 제거하게 된다.

조합부(160)는 입력단(IN)으로 입력되는 신호(P1)의 레벨 및 출력단(OUT)에서 출력되는 신호(P3)의 레벨을 이용하여 생성된 신호에 따라 전압 조정부(140)의 충/방전동작을 제어하는 수단으로서, 입력단(IN)으로 입력되는 신호(P1) 및 출력단(OUT)으로 출력되는 신호(P3)를 조합하여 생성된 신호(P4)(P5)에 따라 전압 조정부(140)의 충/방전 동작을 제어하며, 제1 및 제2 연산기(G1)(G2)와, 제3 및 제4 스위치(Q3)(Q4)로 구성될 수 있다.

여기서, 제1 및 제2 연산기(G1)(G2)는 입력되는 신호(P1) 및 출력되는 신호(P3)를 조합하여 논리(OR)(AND) 연산하는 OR 게이트 및 AND 게이트로 각각 이루어질 수 있다.

OR 게이트로 구성되는 제1 연산기(G1)는 입력되는 신호(P1) 및 출력되는 신호(P3)의 레벨이 모두 로우(low) 레벨일 경우에만 로우(low) 레벨의 신호(P4)를 출력하고, 나머지의 경우에는 하이(high) 레벨의 신호(P4)를 출력한다.

그리고, AND 게이트로 구성되는 제2 연산기(G2)는 입력되는 신호(P1) 및 출력되는 신호(P3)의 레벨이 모두 하이(high) 레벨일 경우에만 하이(high) 레벨의 신호(P5)를 출력하고, 나머지의 경우에는 로우(low) 레벨의 신호(P5)를 출력한다.

제3 및 제4 스위치(Q3)(Q4)는 제1 및 제2 연산기(G1)(G2)에서 출력되는 신호(P4)(P5)의 레벨에 따라 스위칭 동작하는 수단으로서, PMOS 및 NMOS로 각각 구성될 수 있다.

상기와 같은 조합부(160)의 동작에 대하여 보다 자세하게 설명하면, 조합부(160)는 전압 조정부(140)의 콘덴서(C1)가 완전히 충전되거나 방전되지 않은 상태에서 입력 신호(P1)에 노이즈가 중첩되어 인가됨으로써 반도체 회로(100)가 오동작하는 것을 방지할 수 있다.

이와 같이, 전압 조정부(140)의 콘덴서(C1)가 완전히 충전되거나 방전되지 않은 상태에서 입력 신호가 연속적으로 인가되면, 노이즈 필터링 시간(to)보다 작은 펄스 폭을 갖는 노이즈가 인가되어도 콘덴서(C1)에 충전된 전압이 기준 전압보다 증가하여 제2 인버터(124)에서는 노이즈를 정상적인 신호로 잘못 출력할 수 있기 때문이다.

도 1 및 도 2를 참조하여 노이즈를 제거하기 위한 반도체 회로의 동작을 자세히 설명하도록 한다.

입력단(IN)으로 입력되는 로우 레벨의 입력 신호에 하이 레벨의 노이즈가 혼입되어 P1과 같이 로우 레벨에서 하이 레벨로 변하면, PMOS인 제1 스위치(Q1)는 개방(OFF) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 폐쇄(ON) 동작을 수행함으로써 콘덴서(C1)에 충전되어 있던 전압을 제2 스위치(Q2) 및 제2 전류원(S2)을 통하여 방전시킨다.

이에 따라, 콘덴서(C1)에 충전되어 있던 전압은 일정한 기울기를 가지고 감소하게 되나, 방전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압에 도달하기 전에 하이 레벨의 노이즈 신호가 하이 레벨에서 로우 레벨로 변하므로, NMOS인 제2 스위치(Q2)는 개방(OFF) 동작하고, 이와 반대로 PMOS인 제1 스위치(Q1)는 폐쇄(ON) 동작을 수행함으로써 콘덴서(C1)에 방전되어 있던 전압을 제1 스위치(Q1) 및 제1 전류원(S1)을 통하여 충전시키고, 제2 인버터(124)는 로우 레벨의 신호(P3)를 유지한다.

그러면, 제1 연산기(G1)는 로우 레벨의 입력 신호(P1)와 로우 레벨의 출력 신호(P3)를 OR 연산하여 로우 레벨의 신호(P4)를 출력하고, 제1 연산기(G1)에서 출력된 로우 레벨의 신호(P4)에 따라 제3 스위치(Q3)는 폐쇄(ON) 동작한다.

이와 동시에, 제2 연산기(G2)는 하이 레벨의 노이즈 신호(P1)와 로우 레벨의 출력 신호(P3)를 AND 연산하여 로우 레벨의 신호(P5)를 출력하고, 제2 연산기(G2)에서 출력된 로우 레벨의 신호(P5)에 따라 제4 스위치(Q4)는 개방(OFF) 동작한다.

이에 따라, 전압 조정부(140)의 콘덴서(C1)에 방전된 전압을 제3 스위치(Q3)를 통해 전원 전압까지 완전히 충전시키기 때문에 노이즈 필터링 시간(t0)을 일정하게 유지시켜 로우 레벨의 입력 신호에 중첩된 하이 레벨의 노이즈를 용이하게 제거할 수 있다.

한편, 입력단(IN)으로 입력되는 하이 레벨의 입력 신호(P1)에 로우 레벨의 노이즈가 포함되어 P1과 같이 하이 레벨에서 로우 레벨로 변하면, PMOS인 제1 스위치(Q1)는 폐쇄(ON) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 개방(OFF) 동작을 수행함으로써 제1 전류원(S1) 및 제1 스위치(Q1)를 통해 콘덴서(C1)를 충전시킨다.

이에 따라, 콘덴서(C1)로 충전되는 전압은 일정한 기울기를 가지고 증가하게 되나, 충전된 전압(신호(P2)의 전압)이 제2 인버터(124)의 기준 전압에 도달하기 전에 로우 레벨의 노이즈 신호가 로우 레벨에서 하이 레벨로 변하므로 PMOS인 제1 스위치(Q1)는 개방 동작하고, 이와 반대로 NMOS인 제2 스위치(Q2)는 폐쇄 동작을 수행함으로써 콘덴서(C1)에 충전되어 있던 전압을 제2 스위치(Q2) 및 제2 전류원(S2)을 통하여 방전시키고, 제2 인버터(124)는 하이 레벨의 신호(P3)를 유지한다.

그리고, 제1 연산기(G1)는 로우 레벨의 입력 신호(P1)와 하이 레벨의 출력 신호(P3)를 OR 연산하여 하이 레벨의 신호(P4)를 출력하고, 제1 연산기(G1)에서 출력된 하이 레벨의 신호(P4)에 따라 제3 스위치(Q3)는 개방 동작한다.

이와 동시에, 제2 연산기(G2)는 하이 레벨의 노이즈 신호(P1)와 하이 레벨의 출력 신호(P3)를 AND 연산하여 하이 레벨의 신호(P5)를 출력하고, 제2 연산기(G2)에서 출력된 하이 레벨의 신호(P5)에 따라 제4 스위치(Q4)는 폐쇄 동작한다.

그러면, 제4 스위치(Q4)를 통해 전압 조정부(140)의 콘덴서(C1)로 전압을 접지전압까지 완전히 방전시키기 때문에 하이 레벨의 입력 신호에 로우 레벨의 노이즈가 중첩되어도 노이즈 필터링 시간(t2)을 일정하게 유지시켜 노이즈를 제거할 수 있는 장점이 있다.

도 3a는 도 1의 제1 및 제2 전류원 대신에 제1 및 제2 저항을 연결한 반도체 회로의 구성도, 도 3b는 도 1의 제1 스위치를 제거한 반도체 회로의 구성도 및 도 3c는 도 1의 제2 스위치를 제거한 반도체 회로의 구성도를 나타낸다.

도 3a에서와 같이, 본 발명의 일실시예에 의한 반도체 회로(100)는 제1 및 제2 전류원(S1)(S2) 대신에 제1 및 제2 저항(R1)(R2)을 연결한 방식을 사용할 수 있다.

또한, 도 3b 및 도 3c에서와 같이, 제1 인버터(122)는 제1 및 제2 스위치(Q1)(Q2) 중에서 어느 하나의 스위치를 제거하여 사용할 수 있음은 물론이다.

도 4는 본 발명의 다른 실시예에 의한 반도체 회로의 구성도를 나타낸다.

도 4에 도시한 바와 같이, 반도체 회로(200)는 크게 지연부(220), 전압 조정부(240) 및 조합부(260)를 포함하여 구성된다.

우선, 지연부(220)는 직렬로 접속된 두 개의 제1 및 제2 인버터(222)(224)로 이루어질 수 있으며, 제1 인버터(222)는 도 1에 도시한 제1 및 제2 전류원(S1)(S2)을 제외한 제1 및 제2 스위치(Q21)(Q22)로 구성될 수 있다.

또한, 상기와 같은 제1 인버터(222)는 도 4에 도시한 제1 및 제2 스위치(Q21)(Q22)를 직렬로 연결한 방식 외에 다양한 방식을 사용하여 구성될 수 있다.

이하, 기능이 동일한 전압 조정부(240) 및 조합부(260)의 구성은 본 발명의 일실시예에서 설명하였으므로 생략하기로 한다.

도 4의 반도체 회로(200)의 동작에 대하여 설명하면, 입력단(IN)으로 입력되는 신호(P21)가 로우(low) 레벨에서 하이(high) 레벨로 가변하면, PMOS인 제1 스위치(Q21)는 개방(OFF) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q22)는 폐쇄(ON) 동작을 수행함으로써 콘덴서(C21)에 충전되어 있던 전압을 방전시킨다.

이에 따라, 콘덴서(C21)에 충전되어 있던 전압은 일정한 기울기를 가지고 감소하게 되고, 방전된 전압(신호(P22)의 전압)이 제2 인버터(224)의 기준 전압보다 작으면, 제2 인버터(224)는 하이(high) 레벨의 신호(P23)를 출력한다.

그러면, 제1 연산기(G21)는 하이 레벨의 입력 신호(P21)와 하이 레벨의 출력 신호(P23)를 OR 연산하여 하이 레벨의 신호(P24)를 출력하고, 제1 연산기(G21)에서 출력된 하이 레벨의 신호(P24)에 따라 제3 스위치(Q23)는 개방(OFF) 동작한다.

이와 동시에, 제2 연산기(G22)는 하이 레벨의 입력 신호(P21)와 하이 레벨의 출력 신호(P23)를 AND 연산하여 하이 레벨의 신호(P25)를 출력하고, 제2 연산기(G22)에서 출력된 하이 레벨의 신호(P25)에 따라 제4 스위치(Q24)는 폐쇄(ON) 동작한다.

이에 따라, 전압 조정부(240)의 콘덴서(C21)에 충전된 전압이 제4 스위치(Q24)를 통해 접지로 완전히 방전되기 때문에 노이즈 필터링 시간을 일정하게 유지시켜 하이 레벨의 입력 신호에 중첩된 로우 레벨의 노이즈를 용이하게 제거할 수 있다.

이때, 노이즈 필터링 시간(t2)은 콘덴서(C21)와 제1 스위치(Q21)의 사이즈로 결정될 수 있으며, 일정한 노이즈 필터링 시간을 갖도록 노이즈에 의한 콘덴서의 충전 전압을 방전시켜주는 제4 스위치(Q24)는 콘덴서를 시간 지연 없이 방전시킬 수 있도록 사이즈가 결정된다.

한편, 입력단(IN)으로 입력되는 신호(P21)가 하이(high) 레벨에서 로우(low) 레벨로 가변하면, PMOS인 제1 스위치(Q21)는 폐쇄(ON) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q22)는 개방(OFF) 동작을 수행함으로써 콘덴서(C21)를 충전시킨다.

이에 따라, 콘덴서(C21)로 충전되는 전압은 일정한 기울기를 가지고 증가하게 되고, 충전된 전압(신호(P22)의 전압)이 제2 인버터(224)의 기준 전압보다 크면, 제2 인버터(224)는 로우(low) 레벨의 신호(P23)를 출력한다.

그리고, 제1 연산기(G21)는 로우 레벨의 입력 신호(P21)와 로우 레벨의 출력 신호(P23)를 OR 연산하여 로우 레벨의 신호(P24)를 출력하고, 제1 연산기(G21)에서 출력된 로우 레벨의 신호(P24)에 따라 제3 스위치(Q23)는 폐쇄(ON) 동작한다.

이와 동시에, 제2 연산기(G22)는 로우 레벨의 입력 신호(P21)와 로우 레벨의 출력 신호(P23)를 AND 연산하여 로우 레벨의 신호(P25)를 출력하고, 제2 연산기(G22)에서 출력된 로우 레벨의 신호(P25)에 따라 제4 스위치(Q24)는 개방(OFF) 동작한다.

그러면, 제3 스위치(Q23)를 통해 전압 조정부(240)의 콘덴서(C21)로 전압을 전원 전압까지 완전히 충전시키기 때문에 로우 레벨의 입력 신호에 하이 레벨의 노이즈가 중첩되어도 노이즈 필터링 시간(t0)을 일정하게 유지시켜 노이즈를 제거할 수 있는 장점이 있다.

이때, 노이즈 필터링 시간(t0)은 콘덴서(C21)와 제2 스위치(Q22)의 사이즈로 결정될 수 있으며, 일정한 노이즈 필터링 시간을 갖도록 노이즈에 의한 콘덴서의 방전 전압을 충전시켜주는 제3 스위치(Q23)는 콘덴서를 시간 지연 없이 충전시킬 수 있도록 사이즈가 결정된다.

도 5는 본 발명의 또 다른 실시예에 의한 반도체 회로의 구성도이다.

도 5에 도시한 바와 같이, 반도체 회로(300)는 크게 지연부(320), 전압 조정부(340) 및 조합부(360)를 포함하여 구성된다.

우선, 지연부(320)는 직렬로 접속된 여섯 개의 제1 내지 제6 인버터(321~326)로 이루어질 수 있으며, 제3 인버터(323)는 입력되는 신호(P31)의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치(Q31)(Q32), 제1 및 제2 스위치(Q31)(Q32)에 각각 연결되어 전류를 공급하는 제1 및 제2 전류원(S31)(S32)을 포함할 수 있다.

또한, 전압 조정부(340)는 제3 및 제4 인버터(323)(324)의 접속점(A)과 접지와의 사이에 접속되는 콘덴서(C31)를 포함할 수 있다.

그리고, 조합부(360)는 입력단(IN)으로 입력되는 신호의 레벨 및 출력단(OUT)에서 출력되는 신호의 레벨을 이용하여 생성된 신호에 따라 전압 조정부(340)의 충/방전 동작을 제어하는 수단으로서, 보다 구체적으로는 제1 인버터(321)에서 출력된 신호(P31a) 및 제5 인버터(325)에서 출력된 신호(P33a)를 조합하여 생성된 신호(P34)(P35)에 따라 전압 조정부(340)의 동작을 제어하며, 제1 및 제2 연산기(G31)(G32)와, 제3 및 제4 스위치(Q33)(Q34)로 구성될 수 있다.

여기서, 제1 및 제2 연산기(G31)(G32)는 NAND 게이트 및 NOR 게이트로 각각 이루어질 수 있다.

NAND 게이트로 구성되는 제1 연산기(G31)는 제1 인버터(321)에서 출력된 신호(P31a) 및 제5 인버터(325)에서 출력된 신호(P33a)의 레벨이 모두 하이(high) 레벨일 경우에만 로우(low) 레벨의 신호(P34)를 출력하고, 나머지의 경우에는 하이(high) 레벨의 신호(P34)를 출력한다.

그리고, NOR 게이트로 구성되는 제2 연산기(G32)는 제1 인버터(321)에서 출력된 신호(P31a) 및 제5 인버터(325)에서 출력된 신호(P33a)의 레벨이 모두 로우(low) 레벨일 경우에만 하이(high) 레벨의 신호(P35)를 출력하고, 나머지의 경우에는 로우(low) 레벨의 신호(P35)를 출력한다.

이하, 기능이 동일한 전압 조정부(340)의 구성은 본 발명의 일실시예에서 설명하였으므로 생략하기로 한다.

도 5의 반도체 회로(300)의 동작에 대하여 설명하면, 입력단(IN)으로 입력되는 신호(P31)가 로우(low) 레벨에서 하이(high) 레벨로 가변하면, 제1 인버터(321)는 로우 레벨의 신호(P31a)를 출력하고, 제2 인버터(322)는 하이 레벨의 신호(P31b)를 출력한다. 이에 따라, PMOS인 제1 스위치(Q31)는 개방(OFF) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q32)는 폐쇄(ON) 동작을 수행함으로써 제2 스위치(Q32) 및 제2 전류원(S32)을 통해 콘덴서(C31)에 충전되어 있던 전압을 방전시킨다.

이에 따라, 콘덴서(C31)에 충전되어 있던 전압은 일정한 기울기를 가지고 감소하게 되고, 방전된 전압(신호(P32)의 전압)이 제4 인버터(324)의 기준 전압보다 작으면, 제4 인버터(324)는 하이(high) 레벨의 신호(P33b)를 출력하고, 제5 인버터(325)는 로우 레벨의 신호(P33a)를 출력한다.

그러면, 제1 연산기(G31)는 제1 인버터(321)에서 출력된 로우 레벨의 입력 신호(P31a)와 제5 인버터(325)에서 출력된 로우 레벨의 출력 신호(P33a)를 NAND 연산하여 하이 레벨의 신호(P34)를 출력하고, 제1 연산기(G31)에서 출력된 하이 레벨의 신호(P34)에 따라 제3 스위치(Q33)는 개방(OFF) 동작한다.

이와 동시에, 제2 연산기(G32)는 제1 인버터(321)에서 출력된 로우 레벨의 입력 신호(P31a)와 제5 인버터(325)에서 출력된 로우 레벨의 출력 신호(P33a)를 NOR 연산하여 하이 레벨의 신호(P35)를 출력하고, 제2 연산기(G32)에서 출력된 하이 레벨의 신호(P35)에 따라 제4 스위치(Q24)는 폐쇄(ON) 동작한다.

이에 따라, 전압 조정부(340)의 콘덴서(C31)에 충전된 전압이 제4 스위치(Q34)를 통해 접지로 완전히 방전되기 때문에 노이즈 필터링 시간(t2)을 일정하게 유지시켜 하이 레벨의 입력 신호(P31)에 중첩된 로우 레벨의 노이즈를 용이하게 제거할 수 있다.

한편, 입력단(IN)으로 입력되는 신호(P31)가 하이(high) 레벨에서 로우(low) 레벨로 가변하면, 제1 인버터(321)는 하이 레벨의 신호(P31a)를 출력하고, 제2 인버터(322)는 로우 레벨의 신호(P31b)를 출력한다. 이에 따라, PMOS인 제1 스위치(Q31)는 폐쇄(ON) 동작하고, 이와 반대로 NMOS인 제2 스위치(Q32)는 개방(OFF) 동작을 수행함으로써 콘덴서(C31)를 충전시킨다.

이에 따라, 콘덴서(C31)로 충전되는 전압은 일정한 기울기를 가지고 증가하게 되고, 충전된 전압(신호(P32)의 전압)이 제4 인버터(324)의 기준 전압보다 크면, 제4 인버터(324)는 로우(low) 레벨의 신호(P33b)를 출력하고, 제5 인버터(325)는 하이 레벨의 신호(P33a)를 출력한다.

그리고, 제1 연산기(G31)는 제1 인버터(321)에서 출력된 하이 레벨의 입력 신호(P31a)와 제5 인버터(325)에서 출력된 하이 레벨의 출력 신호(P33a)를 NAND 연산하여 로우 레벨의 신호(P34)를 출력하고, 제1 연산기(G31)에서 출력된 로우 레벨의 신호(P34)에 따라 제3 스위치(Q33)는 폐쇄(ON) 동작한다.

이와 동시에, 제2 연산기(G32)는 제1 인버터(321)에서 출력된 하이 레벨의 입력 신호(P31a)와 제5 인버터(325)에서 출력된 하이 레벨의 출력 신호(P33a)를 NOR 연산하여 로우 레벨의 신호(P35)를 출력하고, 제2 연산기(G32)에서 출력된 로우 레벨의 신호(P35)에 따라 제4 스위치(Q34)는 개방(OFF) 동작한다.

그러면, 제3 스위치(Q33)를 통해 전압 조정부(340)의 콘덴서(C31)로 전압을 전원 전압까지 완전히 충전시키기 때문에 로우 레벨의 입력 신호(P31)에 하이 레벨의 노이즈가 중첩되어도 노이즈 필터링 시간(t0)을 일정하게 유지시켜 노이즈를 제거할 수 있는 장점이 있다.

한편, 본 발명의 일실시예 및 또 다른 실시예에서는 지연부가 2개 및 6개의 인버터로 이루어진 것으로 설명하였으나, 이에 한정되지 않으며 다양한 개수의 인버터를 사용하여 지연부를 구현할 수 있음은 물론이다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

100, 200, 300. 반도체 회로
120, 220, 320. 지연부
140, 240, 240. 전압 조정부
160, 260, 360. 조합부

Claims

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입력되는 신호를 소정 시간 지연시켜 출력하는 지연부;
상기 입력되는 신호의 레벨에 따라 전압을 충/방전시키는 전압 조정부;
상기 입력되는 신호의 레벨 및 상기 지연부에서 출력되는 신호의 레벨을 이용하여 생성된 신호에 따라 상기 전압 조정부의 충/방전 동작을 제어하는 조합부;를 포함하되,
상기 지연부는, 상기 입력되는 신호의 레벨을 반전하여 출력하며 순차적으로 직렬 연결되는 제1 내지 제6 인버터를 포함하고,
상기 전압 조정부는, 상기 제3 및 제4 인버터의 접속점과 접지와의 사이에 접속되는 반도체 회로.
제 17 항에 있어서,
상기 제3 인버터는,
상기 입력되는 신호의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치;
상기 제1 및 제2 스위치에 각각 연결되는 제1 및 제2 전류원을 포함하는 반도체 회로.
제 17 항에 있어서,
상기 제3 인버터는,
상기 입력되는 신호의 레벨에 따라 선택적으로 스위칭 동작하는 제1 및 제2 스위치;
상기 제1 및 제2 스위치에 각각 연결되는 제1 및 제2 저항을 포함하는 반도체 회로.
제 17 항에 있어서,
상기 조합부는,
제2 인버터로 입력되는 신호 및 제5 인버터에서 출력되는 신호를 조합하여 생성된 신호에 따라 상기 전압 조정부의 충/방전 동작을 제어하는 반도체 회로.
제 20 항에 있어서,
상기 조합부는,
상기 제2 인버터로 입력되는 신호 및 상기 제5 인버터에서 출력되는 신호를 조합하여 논리 연산하는 제1 및 제2 연산기;
상기 제1 및 제2 연산기에서 생성된 신호의 레벨에 따라 스위칭 동작하는 제3 및 제4 스위치를 포함하는 반도체 회로.
제 21 항에 있어서,
상기 제1 및 제2 연산기는,
NAND 게이트 및 NOR 게이트로 각각 구성되는 반도체 회로.