CN1716771B - 时钟控制单元 - Google Patents

Abstract

一时钟控制单元(T)，用以从一输入时钟信号(CLK1)产生一输出时钟信号(CLK2)，具有一支配组件(2)以及一输出级(1)；其特征在于所述的支配组件(2)前接一信号电平转换器(NOR1)，其中所述的信号电平转换器(NOR1)设计成将一输入信号转换成在预定信号电平的一输出信号(A)，而所述的输入时钟信号(CLK1)为所述的输入等级转换器(NOR1)的输入信号。

Description

时钟控制单元

技术领域

本发明涉及一时钟控制单元，透过该时钟控制单元，处于未定义电压范围内的信号得以在不使该时钟控制单元产生并行电流的情况下应用。

背景技术

集成电路上的集成密度，也就是说集成电路上所使用组件的数目与密集程度在半导体技术中已增加到一更大的程度。除此之外，漏电流的程度也随着新的半导体技术的发展而增加到更大的程度。为了限制这样的功率消耗以及集成电路上所产生的热能，势必需要采取一些策略来限制集成电路的功率消耗。

为了达到这个目的，公知的方法是透过将暂时没有用到的集成电路的一区域中、寄存器组(register banks)中或区块中的时钟信号予以遮蔽或关闭，以为了降低或暂时地抑制切换动作以及在这些未使用的区块中与该切换动作相关联的切换电流。原则上，一简单的“与”门(ANDgate)(具一逆变器的“与非”门(NAND gate))以足以达成这个目的，藉由这个方法实施到一第一输入的一时钟信号可以藉由实施到一第二输入的一使能信号(enable signal)而遮蔽。然而，所述的使能信号与该时钟信号并不同步，因此，当该时钟信号被使能而且遮蔽之后，该使能信号的切换通常会导致在该“与”门(AND gate)输出端的时钟信号发生额外的短暂电磁波干扰(glitches)。

如图1所示的一时钟控制单元(门控时钟单元)是公知的一种用来使所述的时钟信号的使能与遮蔽同步化的装置。如图中所示，该时钟控制单元的输出级1包含一NAND门NAND以及一逆变器11，该输出级1之前则是连接一支配组件(锁存器(latch))2，用以使未同步化的使能信号EN与输入时钟信号CLK1同步化。来自该锁存器2的输出信号只有在输入时钟信号CLK1假设的逻辑值为0时才会改变其数值。在这个时候，来自该输出级1的输出信号，即使是当来自锁存器2的输出信号发生改变时也会维持在逻辑上的程度0，而且不会有额外的短暂电磁波干扰(glitches)在输出时钟信号CLK2中发生。

尤其是近期的发展都是意图使能够具有关闭供应电压的能力或使供应电压符合所需要的瞬时电压，以对应该区块的瞬时任务，也就是说在平常时间减少这些暂时不会使用到的面积及/或区块的操作。

任何在一区块上供应电压的改变都会导致这个区块内的逻辑值的电压等级的改变，因为电压等级通常是定义为供应电压的函数。一般来说，逻辑值为1的电压等级相当于供应电压而逻辑值为0的电压等级则相当于接地。

在这个情况下，不同区块的供应电压都是彼此不同的或者是能够独立关闭的。因此，举例来说，在彼此相互连接的区块上，相等的逻辑信号代表不同的电压等级。因此，在一般的情况下，一区块的逻辑信号值的电压等级代表各别的其它区块的未定义信号值。除此之外，代表逻辑信号值1的电压在一区块关闭之后只会缓慢地降低，而因此在这个时间区间内形成一邻近区块的未定义逻辑信号。这样可以造成在邻近的区块上产生与大量个功率消耗及大量的热能产生的非常高的并行或短路电流发生。尤其是在逻辑CMOS电路上，所述的并行电流只有当输入信号的电压等级超出某一介于逻辑信号值的电压等级间的特定电压范围外时才会消失。

本发明的目的在于提供一时钟控制单元，以使得未定义的逻辑信号值可以在该时钟控制单元内不产生并行电流的情况下应用，尤其是在所述的时钟信号上避免额外的短暂电磁波干扰(glitches)。

发明内容

本发明所根据的目标是由一种时钟控制单元来完成，时钟控制单元用以从一输入时钟信号产生一输出时钟信号，该时钟控制单元具有：一支配组件，用以从一输入使能信号产生一控制使能信号；以及一输出级，用以从该输入时钟信号与该控制使能信号产生所述的输出时钟信号，其特征在于：所述的支配组件前接一信号电平转换器，其中所述的信号电平转换器设计成将一输入信号转换成在预定信号电平的一输出信号，所述的输入时钟信号为所述的信号电平转换器的输入信号，以及如果所述的支配组件(2)接收输出信号的预定信号电平，所述的支配组件并不会改变该控制使能信号的信号电平。其它的优势发展与改善方案则更在具体实施方式部分中加以详述。

根据本发明用于从一输入时钟信号中产生一输出时钟信号的时钟控制单元中，其具有一支配组件，用以从一输入使能信号中产生一控制使能信号，以及具有一输出级，用以从输入的时钟信号与控制使能信号中产生输出时钟信号。在进入该支配组件之前，连接了信号电平转换器，该信号电平转换器设计成使其转换一输入信号到一输出信号，而且该输入时钟信号即为该信号电平转换器的输入信号。在这个情况下，从该信号电平转换器所输出的输出信号具有预定的信号电平，也就是说在任何给定的时间里，其假设可允许信号等的一经过定义的组其中之一。

尤其是，所述的信号电平转换器在这个情况下将具可能未经定义信号电平的信号转换成定义信号电平。因此，定义信号电平无时无刻都应用到该支配组件。因此，在该支配组件内的并行电流可以因而受到抑制。

在目前为止所知的时钟控制单元中，当具有未定义电压等级的输入时钟信号施加时，并行或短路电流可以流过至少该支配组件的输入端。而在根据本发明的时钟控制单元中，上述的结果可以藉由信号电平转换器的提供而加以避免。尤其是，这样的设计对于当一集成电路的一时钟路径流经不同的区块时的情况，以及该集成电路的不同区块藉由不同的供应电压源来操作或切换时的情况特别具有优势。

根据本发明的时钟控制单元的一较佳具体实施例，该信号电平转换器具有一可控制单元，用以抑制该并行电流。所述的单元是设计来视情况需要以抑制在该信号电平转换器内的并行电流。

所述用来抑制并行电流的装置为该信号电平转换器的一部份，或者通常是一逻辑电路的一部份，而且是藉由一控制信号所控制。假如所述用以抑制平行电流的装置以一适当的方式来驱动的话，则该逻辑电路的输入信号可以假设成任何想要的电压等级，包含未定义的电压等级，而不会在逻辑电路中造成并行电流。

根据本发明的时钟控制单元的另一个较佳具体实施例中，所述的这个时钟控制单元包含一输入级，该输入级包含该信号电平转换器与一控制单元。该控制单元在这个实施例中是用来控制所述以该输入使能信号的函数来抑制在该信号电平转换器内并流电流的单元。

当该时钟控制单元藉由输入使能信号关闭时，则在输入级的控制单元产生一适当的控制信号给所述用来抑制在该信号电平转换器内并流电流的单元。在该信号电平转换器中的输入信号可以假设成任何想要的电压等级而不会在该信号电平转换器中产生并行电流。

在本发明的时钟控制单元的另一个较佳具体实施例中，所述的控制单元额外控制该以控制使能信号的函数而抑制在信号电平转换器中的并行电流的单元。

这样确保了来自信号电平转换器输出信号的任何改变得以与输入的时钟信号同步化，以使得能够避免在输出的时钟信号中避免额外的的短暂电磁波干扰。

所述包含至少一额外逻辑电路的输出级较佳者具有另一单元，用以抑制该输出级内的并行电流。

这样也允许未定义的信号电平，例如特别是这些可能发生在输入时钟信号上的信号电平，得以应用到所述的输出级而不会在该输出级中引起并行电流。在这个具体实施例中，所述用来抑制输出级中并行电流的单元较佳者为该输出级的输入端一逻辑电路的一部份。

在本发明的时钟控制单元的另一个较佳具体实施例中，该时钟控制单元提供该输入时钟信号专属地提供到这些具有一用以抑制并行电流单元的逻辑电路。

这样的方法确保了并行电流在整个根据本发明的时钟控制单元中都受到抑制，尤其是当未定的的电压等级发生于输入时钟信号时。

在本发明的时钟控制单元的另一个较佳具体实施例中，在每一情况下用来抑制并行电流的单元包含一可控制切换单元，该可控制切换单元可以中断或避免电流流经两个共享的固定电动势之间。在这个实施例中，用来提供给该可控制切换单元的一控制信号控制了该电流通过的中断与避免，或者是在个别的逻辑电路中流经该切换单元的电流路径的中断。所有这些用来抑制这些经由本发明的时钟控制单元所提供的并行电流的单元较佳者就像是一可控制切换单元的形式。

所述的切换单元因此抑制了任何可能流过一逻辑电路上两个电动势间的任何可能电流。假如所述的电流路径中断时，则输入到该逻辑电路的输入信号可以假设成任何想要的电压等级，包含未定义的电压等级，而不会在逻辑电路上造成并行电流。

所述的两个共享固定电动势可以是，例如接地电动势以及供应该逻辑电路的供应电压电动势。

在具有一装置用以抑制并行电流的逻辑电路上，所有的电流路径，也就是说一电流可以从逻辑电路的第一共享固定电动势，尤其是逻辑电路的供应电动势，流到第二共享固定电动势，尤其是该接地电动势的所有可行路径，通过该切换单元。因此，在所有的电流路径上，所述的切换单元与个别的电流路径上的其它组件串行连接。因此，这个切换单元中断了在所有电流路径上的电流，而且可以中断所有在逻辑电路上从供应电动势流到接地电动势的所有电流。在这个实施例中，所述的切换单元具有至少一切换组件或一开关，例如，一切换放大器。假如该切换单元具有两个或更多个切换单元，那么较佳者这些切换单元都是在同一时间进行切换。在最简单的例子中，所述的切换单元包含一个而且只有一个切换组件，例如一切放大器，透过这个切换组件，在逻辑电路上的所有电流路径都会流经其上。这确保了所有电流路径的中断，因而可能的并行或短路电流得以受到抑制。

除此之外，当用以抑制并行电流单元的控制信号引起其切换单元中断所有电流路径时，在逻辑电路上的输出信号是固定的。在这个例子中，逻辑输入信号对于来自逻辑电路输出信号不会有影响。这样最小化切换的操作以及在逻辑电路上及在电路组件下游与它们相关联的切换电流。因此，所述的控制信号即代表比逻辑输入信号更高等级的信号。尤其是，在这个实施例中，来自逻辑电路的输出信号具有一经过定义的信号电平。

具有用来抑制并行电流单元的逻辑电路可以一特别简单的形式来形成，例如一“与非”门(NAND)或“或非”门(NOR)。这允许了一特别简单的逻辑电路组态。在这个实施例中，用来抑制并行电流的装置包含一第一串行排列的切换开关。所述的控制信号随后形成门的一输入信号，尤其是控制第一串协排列切换开关的晶体管。

当一“与非”门用来抑制并行电流时，所述的控制信号或其中一个逻辑输入信号设定成逻辑上的0。因此，在“与非”门内所有的电流路径都会被中断，而并行或短路电流可以受到抑制。所述的逻辑输出信号假设逻辑值1，与其它逻辑输入信号可能的未定义电压等级无关。

在一“或非”门用来作为抑制并行电流的实施例中，所述的控制信号或其中一个逻辑输入信号设定为逻辑上的1。因此所有在“或非”门上的所有电流路径都会中断，而并行或短路电流也会受到抑制。所述的逻辑输出信号假设成逻辑上的0，与其它逻辑输入信号可能的未定义电压等级无关。

根据本发明的时钟控制单元的一较佳具体实施例，所产生的输出时钟信号具有与输入时钟信号专属同步化的短暂电磁波干扰。所述的输出时钟信号是由输入时钟信号中推导出来，而且所述的输出时钟信号以一输入时钟信号的函数来进行开关的切换，而且与其同步化。假如想要发出一输出时钟信号，在最简单的实施例中，所述的输入时钟信号基本上是直接用来作为输出时钟信号。假如不想要发出任何输出时钟信号，根据本发明所述的时钟控制单元则维持在一固定的信号电平。因此，在打开状态到关闭状态以及相反过程中改变的进行使得该输出时钟信号相较于输入时钟信号不具有更多的短暂电磁波干扰。假如所述的输出时钟信号是偶尔关闭的话，则该输入时钟信号可能假设成任何想要的电压等级而不使根据本发明的时钟控制单元中引起并行电流。

尤其是，当所述的输入使能信号关闭该时钟控制单元与时钟时，所述的输出时钟信号在输入时钟信号的最近的下一个短暂电磁波干扰假设成一固定信号电平。

根据本发明的时钟控制信号提供了一对应于传统的时钟控制信号的功能。除此之外，也提供了在根据本发明的时钟控制单元的逻辑电路中不会有并行或短路电流发生的优势，尤其是具未定义等级的时钟信号提供的时候。

为了在时钟路径上避免额外的短暂电磁波干扰，所述的时钟信号与在输入及输出级的时钟信号同步关闭。相反的，该输入级则是异步的打开以使得内部电路时钟以及控制信号仍然可用于支配组件。所述的输出级以一与输入时钟信号的同步机制来使能。这样的方法以该输入及来加以确保。

附图说明

本发明的具体实施方式将参照下列的图式加以详细说明，其中：

图1表示根据公知技术中的一种时钟控制单元；

图2(A)表示一使用CMOS技术的一“与非”门(NAND)作为具抑制并行电流装置的一逻辑电路的第一具体实施例；

图2(B)表示一使用CMOS技术的一“或非”门(NOR)作为具抑制并行电流装置的一逻辑电路的第二具体实施例；以及

图3表示根据本发明的时钟控制单元的一较佳具体实施例。

具体实施方式

图2(A)表示具抑制并行电流装置的一逻辑电路的第一具体实施例，其中该逻辑电路是以使用CMOS技术的“与非”门(NAND)的形式来表示。虽然所说明的NAND栅具有两个输入X1与X2，本发明也可以应用到具有任何想要的输入数的NAND门。所述的NAND门包含并行连接的PMOS晶体管P1与P2，以及串行连接的NMOS晶体管N1与N2。所述的NAND栅具有两个电流路径。第一电流路径包含晶体管P1、N1与N2。第二电流路径则包含晶体管P2、N1与N2。所有通过该NAND门的电流路径因此都通过两个NMOS晶体管N1与N2。所述用来抑制并行电流的装置是由两个NMOS晶体管N1与N2其中之一所形成。

下面的说明内容中将假设所述的第二NMOS晶体管N2代表所述用以抑制并行电流的装置。假如一逻辑上的0应用到该输入X2，则在该NAND栅上的电流路径即为一开路。并行电流，也就是说，介于供应电动势V_DD与接地电动势V_SS间的电流因此可以无论输入端X1的电压等级而不流过。只要一逻辑0应用到该输入X2，一逻辑1则会不断地在该NAND栅的输出Y上产生。

图2(B)为一“或非”门(NOR)用来表示具抑制并行电流装置的一逻辑电路的第二具体实施例。在这个实施例中，通过该NOR门的电流路径可能藉由串行连接的PMOS晶体管P1与P2所中断，例如藉由输入信号X2所控制的PMOS晶体管P2所中断。当一逻辑1应用到输入X2时，所述的PMOS晶体管P2则打开而且任何并行或短路电流无论在输入X1的电压等级都会中断。一逻辑0随后在NOR栅的输出Y产生。

图3表示根据本发明的时钟控制单元的一较佳的具体实施例。除了一输入时钟信号CLK1以外，该时钟控制单元T接收一未同步化的输入使能信号EN，并且产生输出时钟信号或控制时钟信号CLK2。

所述的时钟控制信号T的设计是根据如图1所示的时钟控制单元的电路所设计。因此图1与图3中都是使用相等的图标标号来表示。相对于如图1所说明的时钟控制单元，根据本发明所述的时钟控制单元T中的支配组件2的上游连接了一输入级3。该输入级3是由“或非”门(NOR)NOR1与NOR2所形成。所述的”或非”门NOR2的输入连接到输入的使能信号EN以及连接到该支配组件2的输出Q。该“或非”门NOR2的输出则连接到“或非”门NOR1的一输入。该“或非”门NOR1的另一输入则是传入该输入时钟信号CLK1。该“或非”门NOR1的输出则是连接到该支配组件2的控制输入EN。

在图1与图3所示的时钟控制单元间最大的差异点在于都具有抑制并行电流单元的时钟控单元T上的“与非”门NAND与该“或非”门NOR1。为了这个目的，在本发明的具体实施例中，所述的“与非”门NAND就如图2(A)中所述的“与非”门，而所述的“或非”门NOR1则如图2(B)中所说明的“或非”门一样。

为了更清楚的了解在下面的内容中所要说明的时钟控制单元T的操作方法，某些经由图3说明的组件中所产生的信号在图式中将以参考符号来表示。例如，分别由“或非”门NOR1与NOR2的输出端所产生的信号分别是信号A与信号B。在该支配装置2的输出端Q会产生的可控制使能信号C。该输入时钟信号CLK1则是由连接该时钟控制单元T上游的组件所产生，而且该上游组件更为一集成电路的一区块1的一部份。而该时钟控制单元T本身以及连接到该时钟控制单元T下游的组件则为集成电路的一区块2的一部份。有关区块1与区块2的边界在图3上是由图中的虚线来表示。

首先，本发明的情况为该区块2想要输入来自区块1的时钟信号CLK1。该输入使能信号EN具有值1。该控制信号B无论该控制使能信号值C的任何值都是具有值0。因此，所述的“或非”门NOR1对于输入时钟信号CLK1是敏感的，也就是说该“或非”门NOR1反转所述的输入时钟信号CLK1。该控制信号A表示支配组件2的控制信号。当该控制信号A为1时，也就是说当输入时钟信号CLK1为0时，该支配组件2实际上的透明的。所述的控制使能信号C适应来自该输入使能信号EN的值1，因而该输出级1通过该输入时钟信号CLK1，因此产生该输出时钟信号CLK2。

下面的说明是根据所述的输出时钟信号CLK2已经关闭的假设，例如因为来自区块2以及来自任何连接到其下游的任何区块的时钟信号是关闭的或者是因为上游的区块1被供应一不同的供应电压V_DD，例如一较低的供应电压V_DD，或者是全部被关闭。而为了这个目的，所述的输入使能信号EN则切换到0。假如该输入时钟信号CLK1此时相当于1，则该支配组件2则不为透明的。因此，该控制使能信号C不会立即适应该输入使能信号EN的新值。“或非”门NOR2的输出端则维持为0，因为控制使能信号C仍然是1。因此，因为该控制信号B仍是相当于0，所述的“或非”门NOR1仍然会对该输入时钟信号CLK1敏感而反转该信号。该控制信号A直到该输入时钟信号CLK1发生时钟的短暂电磁波干扰下降之前都不会设定成1，而设定成1之后，该支配组件2随后变成透明的。然而，假如该输入使能信号EN在输入时钟信号CLK1本身就为0时切换成0，那么该支配组件2也是透明的。该控制使能信号C随后适应新的使能信号EN值，而且该“或非”门NOR2的两个输入信号具有0值。因此，所述的控制信号B变成1，而所述的“或非”门NOR1则对该输入时钟信号CLK1具有反应。该控制信号A不管该输入时钟信号CLK1为何则永久的假设为0。所述的支配组件2因此对于输入使能信号EN来说也永久不为透明。所述相当于0的控制使能信号C在输出级1中应用到“与非”门NAND。在输入级3的“或非”门NOR1的控制信号B仍然相当于1。因此，所述的电流路径在输入时钟信号CLK1所应用的逻辑组件NOR1、NAND上都是中断的。

假如所述的输入时钟信号CLK1藉由本发明的时钟控制单元所遮蔽时，则区块2的时钟输入对于该输入时钟信号CLK1的未定义电压等级是反应迟钝的。并行电流以及短路电流是受到抑制的，无论所述的输入时钟信号CLK1假设成什么电压等级，而且也无论什么电压等级供应到该区块1。

下面的说明是基于区块2的时钟信号CLK2再次驱动下的假设。所述的输入使能信号EN设定成1，而所述的控制信号B则切换成0。因此，所述的“或非”门NOR1再次对输入时钟信号CLK1有所反应而且当所述的输入时钟信号CLK1为0或者是在输入时钟信CLK1的下个短暂电磁波干扰下降时，所述的支配组件2变成是透明的。所述的控制使能信号C适应该输入使能信号EN的新值1，而该输入时钟信号CLK1通过该输出级1以转变成输出时钟信号CLK2。所述的控制信号B不随着该控制使能信号C的新值而改变，而该“或非”门NOR1仍然维持对该输入时钟信号CLK1有反应。

根据本发明所述的时钟控制信号对特别有利于当一时钟路径通过一些区块而且不同的区块可能被施以不同的电压值V_DD时。时钟控制单元在本实施例中较佳者是座落在区块的边界上。

上述的较佳具体实施例的说明只是本发明较佳的可行实施方案。本发明另外也可能设计成使用，例如正反器(flipflop)电路。

Claims (12)

1.一种时钟控制单元(T)，用以从一输入时钟信号(CLK1)产生一输出时钟信号(CLK2)，该时钟控制单元具有：

一支配组件(2)，用以从一输入使能信号(EN)产生一控制使能信号(C)；以及

一输出级(1)，用以从该输入时钟信号(CLK1)与该控制使能信号(C)产生所述的输出时钟信号(CLK2)，

其特征在于：

所述的支配组件(2)前接一信号电平转换器(NOR1)，其中

所述的信号电平转换器(NOR1)设计成将一输入信号转换成在预定信号电平的一输出信号(A)，

所述的输入时钟信号(CLK1)为所述的信号电平转换器(NOR1)的输入信号，以及

如果所述的支配组件(2)接收输出信号(A)的预定信号电平，所述的支配组件(2)并不会改变该控制使能信号(C)的信号电平。

2.如权利要求1所述的时钟控制单元(T)，特征在于

所述的信号电平转换器(NOR1)具有一可控制单元，用以抑制在信号电平转换器(NOR1)上的并行电流。

3.如权利要求2所述的时钟控制单元(T)，特征在于

一输入级(3)，其包含所述的信号电平转换器(NOR1)与一控制单元(NOR2)，其中所述的控制单元(NOR2)控制所述的可控制单元以抑制并行电流为输入使能信号(EN)的函数。

4.如权利要求3所述的时钟控制单元(T)，特征在于

所述的控制单元(NOR2)额外地控制所述的可控制单元以抑制并行电流为控制使能信号(C)的函数。

5.如前面权利要求任一项所述的时钟控制单元(T)，特征在于

来自所述的信号电平转换器(NOR1)的输出信号(A)控制所述的支配组件(2)。

6.如权利要求3所述的时钟控制单元(T)，其特征在于

所述的信号电平转换器(NOR1)及/或所述的控制单元(NOR2)是由”或非”门构成。

7.如权利要求2所述的时钟控制单元(T)，其特征在于

所述的输出级(1)具有另一单元，用以抑制在输出级(1)内的并行电流。

8.如权利要求7所述的时钟控制单元(T)，其特征在于

所述用以抑制在输出级(1)内并行电流的单元的控制信号为所述的控制使能信号(C)。

9.如权利要求7所述的时钟控制单元(T)，其特征在于

所述的输入时钟信号(CLK1)专属地应用到那些具有用以抑制并行电流的逻辑电路。

10.如权利要求7所述的时钟控制单元(T)，其特征在于

在所述的信号电平转换器中用以抑制并行电流的所述可控制单元和在所述的输出级中用以抑制在输出级内的并行电流中的所述另一单元的每一个具有一可控制切换单元，用以中断或避免任何电流在经两个共享的固定电动势(V_DD、V_SS)间流动。

11.如权利要求1所述的时钟控制单元(T)，其特征在于

所述的输出时钟信号(CLK2)具有短暂的电磁波干扰，其中这些干扰是专属地落于与所述的输入时钟信号(CLK1)同步化的范围。

12.如权利要求1所述的时钟控制单元(T)，其特征在于

当所述的输入使能信号(EN)关闭时钟时，所述的输出时钟信号(CLK2)在最近的下一个输入时钟信号(CLK1)的短暂电磁波干扰上假设成一固定的信号电平。

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