JPH0795022A - 遅延回路 - Google Patents
遅延回路Info
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- JPH0795022A JPH0795022A JP23667893A JP23667893A JPH0795022A JP H0795022 A JPH0795022 A JP H0795022A JP 23667893 A JP23667893 A JP 23667893A JP 23667893 A JP23667893 A JP 23667893A JP H0795022 A JPH0795022 A JP H0795022A
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Abstract
(57)【要約】
【目的】 この発明は、入力パルス信号の立ち上がりエ
ッジ及び立ち下がりエッジを完全に独立して遅延制御し
得る遅延回路を提供することを目的とする。 【構成】 この発明は、入力信号を反転及び正転出力す
るバッファゲート１と、バッファゲート１の正転出力を
受けて正転出力を遅延する遅延回路２と、バッファゲー
ト１の反転出力を受けて反転出力を遅延する遅延回路３
と、バッファゲート１正転出力と遅延回路２の遅延出力
とのＡＮＤをとるＡＮＤゲート４と、バッファゲート１
の反転出力と遅延回路３の遅延出力とのＡＮＤをとるＡ
ＮＤゲート５と、ＡＮＤゲート４の出力によりセットさ
れＡＮＤゲート５の出力によりリセットされて入力信号
の遅延信号を出力するフリップフロップ回路６とから構
成される。
ッジ及び立ち下がりエッジを完全に独立して遅延制御し
得る遅延回路を提供することを目的とする。 【構成】 この発明は、入力信号を反転及び正転出力す
るバッファゲート１と、バッファゲート１の正転出力を
受けて正転出力を遅延する遅延回路２と、バッファゲー
ト１の反転出力を受けて反転出力を遅延する遅延回路３
と、バッファゲート１正転出力と遅延回路２の遅延出力
とのＡＮＤをとるＡＮＤゲート４と、バッファゲート１
の反転出力と遅延回路３の遅延出力とのＡＮＤをとるＡ
ＮＤゲート５と、ＡＮＤゲート４の出力によりセットさ
れＡＮＤゲート５の出力によりリセットされて入力信号
の遅延信号を出力するフリップフロップ回路６とから構
成される。
Description
【０００１】
【産業上の利用分野】この発明は、パルス信号を遅延す
る遅延回路に関し、特にアナログ・デジタル混載ＬＳＩ
に使用されるものである。
る遅延回路に関し、特にアナログ・デジタル混載ＬＳＩ
に使用されるものである。
【０００２】
【従来の技術】この種の遅延回路としては、例えば図１
０に示すように構成されたものがある。
０に示すように構成されたものがある。
【０００３】図１０において、遅延回路は、入力パルス
信号（ＩＮ）を受けてランプ波形を生成するランプ発生
器５１ａと、デジタル信号として与えられる遅延量設定
信号をアナログ信号に変換するＤ／Ａコンバータ５２ａ
と、ランプ発生器５１ａとＤ／Ａコンバータ５２ａの両
出力を比較して、両出力の大小関係が変化した際に出力
を反転する比較器５３ａとからなり、Ｄ／Ａコンバータ
５２ａに与えられる遅延量にしたがって入力パルス信号
の立ち下がりエッジを遅延する第１段目の遅延回路と、
この第１段目の遅延回路と同様に構成されて第１段目の
遅延回路に直列接続されてなり、Ｄ／Ａコンバータ５２
ｂに与えられる遅延量にしたがって入力パルス信号の立
ち上がりエッジを遅延する第２段目の遅延回路とを有
し、第１段目のＤ／Ａコンバータ５２ａに与えられる遅
延量及び第２段目のＤ／Ａコンバータ５２ｂに与えられ
る遅延量に基づいて、入力パルス信号の立ち上がりエッ
ジ及び立ち下がりエッジの遅延量をそれぞれ独立して設
定できるようにしている。
信号（ＩＮ）を受けてランプ波形を生成するランプ発生
器５１ａと、デジタル信号として与えられる遅延量設定
信号をアナログ信号に変換するＤ／Ａコンバータ５２ａ
と、ランプ発生器５１ａとＤ／Ａコンバータ５２ａの両
出力を比較して、両出力の大小関係が変化した際に出力
を反転する比較器５３ａとからなり、Ｄ／Ａコンバータ
５２ａに与えられる遅延量にしたがって入力パルス信号
の立ち下がりエッジを遅延する第１段目の遅延回路と、
この第１段目の遅延回路と同様に構成されて第１段目の
遅延回路に直列接続されてなり、Ｄ／Ａコンバータ５２
ｂに与えられる遅延量にしたがって入力パルス信号の立
ち上がりエッジを遅延する第２段目の遅延回路とを有
し、第１段目のＤ／Ａコンバータ５２ａに与えられる遅
延量及び第２段目のＤ／Ａコンバータ５２ｂに与えられ
る遅延量に基づいて、入力パルス信号の立ち上がりエッ
ジ及び立ち下がりエッジの遅延量をそれぞれ独立して設
定できるようにしている。
【０００４】ランプ発生器５１ａ，５１ｂは例えば図１
１に示すようにＥＣＬゲートにより構成され、比較器５
３ａ，５３ｂは例えば図１２に示すようにＥＣＬゲート
により構成されている。
１に示すようにＥＣＬゲートにより構成され、比較器５
３ａ，５３ｂは例えば図１２に示すようにＥＣＬゲート
により構成されている。
【０００５】このような構成において、動作波形は図１
３に示すようになる。
３に示すようになる。
【０００６】図１３において、入力パルス信号に対し
て、１段目のランプ発生器５１ａの出力の立ち上がりで
は、出力インピーダンスの低いエミッタフォロワで負荷
容量ＣL を充電するため比較的速く立ち上がるが、立ち
上がり時間はゼロにはならず、図１３に示すようにな
る。一方、立ち下がりでは、小さな定電流源ＩL で負荷
容量ＣL を放電させるため、リニアなランプ波形が得ら
れる。ランプ発生器５１ａの出力をＤ／Ａコンバータ５
２ａの出力レベルをスレッショルドとして比較器５３ａ
を介することにより図１３に示すような比較器５３ａの
出力が得られる。この時、入力パルス信号のエッジは図
１３に示すように、それぞれｔu1，ｔd1遅れる。同様に
比較器５３ａの出力をランプ発生器５１ｂと比較器５３
ｂを介することにより図１３に示すような出力パルス信
号が得られ、エッジはそれぞれｔd2，ｔu2遅れる。
て、１段目のランプ発生器５１ａの出力の立ち上がりで
は、出力インピーダンスの低いエミッタフォロワで負荷
容量ＣL を充電するため比較的速く立ち上がるが、立ち
上がり時間はゼロにはならず、図１３に示すようにな
る。一方、立ち下がりでは、小さな定電流源ＩL で負荷
容量ＣL を放電させるため、リニアなランプ波形が得ら
れる。ランプ発生器５１ａの出力をＤ／Ａコンバータ５
２ａの出力レベルをスレッショルドとして比較器５３ａ
を介することにより図１３に示すような比較器５３ａの
出力が得られる。この時、入力パルス信号のエッジは図
１３に示すように、それぞれｔu1，ｔd1遅れる。同様に
比較器５３ａの出力をランプ発生器５１ｂと比較器５３
ｂを介することにより図１３に示すような出力パルス信
号が得られ、エッジはそれぞれｔd2，ｔu2遅れる。
【０００７】従って、図１３からわかるように、入力パ
ルス信号に対する出力パルス信号の立ち上がり、立ち下
がりエッジの遅れは、それぞれ ｔpdu ＝ｔu1＋ｔd2 …（１） ｔpdd ＝ｔd1＋ｔu2 …（２） となる。上式で添字の１，２はそれぞれＤ／Ａコンバー
タ５２ａ，５２ｂの出力レベルによって決まる遅れ時間
であることを示す。ここで、次式で示す関係 ｔu1，ｔu2＜＜ｔd1，ｔd2 …（３） が成り立つとすれば、（１），（２）式はそれぞれ、 ｔpdu ＝ｔd2 …（４） ｔpdd ＝ｔd1 …（５） となり、入力パルス信号の立ち上がりエッジの遅れ時間
ｔpdu は、Ｄ／Ａコンバータ５２ｂの出力レベルで決ま
り、立ち下がりエッジの遅れ時間ｔpdd はＤ／Ａコンバ
ータ５２ａの出力レベルで決まることになり、両エッジ
を独立に可変できることになる。
ルス信号に対する出力パルス信号の立ち上がり、立ち下
がりエッジの遅れは、それぞれ ｔpdu ＝ｔu1＋ｔd2 …（１） ｔpdd ＝ｔd1＋ｔu2 …（２） となる。上式で添字の１，２はそれぞれＤ／Ａコンバー
タ５２ａ，５２ｂの出力レベルによって決まる遅れ時間
であることを示す。ここで、次式で示す関係 ｔu1，ｔu2＜＜ｔd1，ｔd2 …（３） が成り立つとすれば、（１），（２）式はそれぞれ、 ｔpdu ＝ｔd2 …（４） ｔpdd ＝ｔd1 …（５） となり、入力パルス信号の立ち上がりエッジの遅れ時間
ｔpdu は、Ｄ／Ａコンバータ５２ｂの出力レベルで決ま
り、立ち下がりエッジの遅れ時間ｔpdd はＤ／Ａコンバ
ータ５２ａの出力レベルで決まることになり、両エッジ
を独立に可変できることになる。
【０００８】しかしながら、（３）式に示した関係が成
り立たない場合では、ｔpdu を変えようとして、Ｄ／Ａ
コンバータの設定を変えるとｔpdd まで変わってしま
い、エッジ可変の独立性がなくなってしまう。
り立たない場合では、ｔpdu を変えようとして、Ｄ／Ａ
コンバータの設定を変えるとｔpdd まで変わってしま
い、エッジ可変の独立性がなくなってしまう。
【０００９】
【発明が解決しようとする課題】以上説明したように、
従来の遅延回路にあっては、第１段目の遅延回路におい
て入力パルス信号の立ち下がりエッジを遅延させるにと
もなって、入力パルス信号の立ち上がりエッジを少量な
がら遅延させていた。同様に、第２段目の遅延回路にお
いて入力パルス信号の立ち上がりエッジを遅延させるに
ともなって、入力パルス信号の立ち下がりエッジを少量
ながら遅延させていた。このため、入力パルス信号の立
ち上がりエッジの可変遅延制御と、入力パルス信号の立
ち下がりエッジの可変遅延制御とは完全には独立して行
なうことができないという不具合を招いていた。
従来の遅延回路にあっては、第１段目の遅延回路におい
て入力パルス信号の立ち下がりエッジを遅延させるにと
もなって、入力パルス信号の立ち上がりエッジを少量な
がら遅延させていた。同様に、第２段目の遅延回路にお
いて入力パルス信号の立ち上がりエッジを遅延させるに
ともなって、入力パルス信号の立ち下がりエッジを少量
ながら遅延させていた。このため、入力パルス信号の立
ち上がりエッジの可変遅延制御と、入力パルス信号の立
ち下がりエッジの可変遅延制御とは完全には独立して行
なうことができないという不具合を招いていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、入力パルス信
号の立ち上がりエッジ及び立ち下がりエッジにおける遅
延量を確実に独立して制御するとともに、高速な入力パ
ルス信号に対しても大きな遅延量を確保して、入力パル
ス信号に対する遅延制御を向上させた遅延回路を提供す
ることにある。
たものであり、その目的とするところは、入力パルス信
号の立ち上がりエッジ及び立ち下がりエッジにおける遅
延量を確実に独立して制御するとともに、高速な入力パ
ルス信号に対しても大きな遅延量を確保して、入力パル
ス信号に対する遅延制御を向上させた遅延回路を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、請求項１記載の発明は、入力信号を反
転及び正転出力するバッファゲートと、バッファゲート
の正転出力を受けて、第１の遅延量設定信号にしたがっ
て正転出力を遅延する第１の遅延回路と、バッファゲー
トの反転出力を受けて、第２の遅延量設定信号にしたが
って反転出力を遅延する第２の遅延回路と、バッファゲ
ートの正転出力と第１の遅延回路の遅延出力との論理積
（ＡＮＤ）をとる第１のＡＮＤゲートと、バッファゲー
トの反転出力と第２の遅延回路の遅延出力とのＡＮＤを
とる第２のＡＮＤゲートと、第１のＡＮＤゲートの出力
によりセットされ、第２のＡＮＤゲートの出力によりリ
セットされて、入力信号の遅延信号を出力するフリップ
フロップ回路とから構成される。
に、この発明は、請求項１記載の発明は、入力信号を反
転及び正転出力するバッファゲートと、バッファゲート
の正転出力を受けて、第１の遅延量設定信号にしたがっ
て正転出力を遅延する第１の遅延回路と、バッファゲー
トの反転出力を受けて、第２の遅延量設定信号にしたが
って反転出力を遅延する第２の遅延回路と、バッファゲ
ートの正転出力と第１の遅延回路の遅延出力との論理積
（ＡＮＤ）をとる第１のＡＮＤゲートと、バッファゲー
トの反転出力と第２の遅延回路の遅延出力とのＡＮＤを
とる第２のＡＮＤゲートと、第１のＡＮＤゲートの出力
によりセットされ、第２のＡＮＤゲートの出力によりリ
セットされて、入力信号の遅延信号を出力するフリップ
フロップ回路とから構成される。
【００１２】請求項２記載の発明は、請求項１記載の発
明において、第１又は第２の遅延回路が、バッファゲー
トの正転又は反転出力を受けて、ランプ電圧信号を発生
するランプ発生器と、ランプ発生器の出力と第１又は第
２の遅延量設定信号を受けて、両入力の大小関係が変化
した際に出力を反転させる比較器とを有し、第１又は第
２の遅延量設定信号にしたがってバッファゲートの正転
又は反転出力の立ち上がり又は立ち下がりエッジを可変
遅延させてなる遅延バッファから構成される。
明において、第１又は第２の遅延回路が、バッファゲー
トの正転又は反転出力を受けて、ランプ電圧信号を発生
するランプ発生器と、ランプ発生器の出力と第１又は第
２の遅延量設定信号を受けて、両入力の大小関係が変化
した際に出力を反転させる比較器とを有し、第１又は第
２の遅延量設定信号にしたがってバッファゲートの正転
又は反転出力の立ち上がり又は立ち下がりエッジを可変
遅延させてなる遅延バッファから構成される。
【００１３】請求項３記載の発明は、請求項１記載の発
明において、第１又は第２の遅延回路が、バッファゲー
トの正転又は反転出力を受けて、ランプ電圧信号を発生
する第１のランプ発生器と、第１のランプ発生器の出力
と第１又は第２の遅延量設定信号を受けて、両入力の大
小関係が変化した際に出力を反転させる第１の比較器
と、第１の比較器の出力を受けて、ランプ電圧信号を発
生する第２のランプ発生器と、第２のランプ発生器の出
力と第１又は第２の遅延量設定信号を受けて、両入力の
大小関係が変化した際に出力を反転させる第２の比較器
とを有し、第１又は第２の遅延量設定信号にしたがって
バッファゲートの正転又は反転出力の立ち上がり及び立
ち下がりエッジを可変遅延させてなる遅延バッファから
構成される。
明において、第１又は第２の遅延回路が、バッファゲー
トの正転又は反転出力を受けて、ランプ電圧信号を発生
する第１のランプ発生器と、第１のランプ発生器の出力
と第１又は第２の遅延量設定信号を受けて、両入力の大
小関係が変化した際に出力を反転させる第１の比較器
と、第１の比較器の出力を受けて、ランプ電圧信号を発
生する第２のランプ発生器と、第２のランプ発生器の出
力と第１又は第２の遅延量設定信号を受けて、両入力の
大小関係が変化した際に出力を反転させる第２の比較器
とを有し、第１又は第２の遅延量設定信号にしたがって
バッファゲートの正転又は反転出力の立ち上がり及び立
ち下がりエッジを可変遅延させてなる遅延バッファから
構成される。
【００１４】請求項４記載の発明は、請求項１記載の発
明において、第１又は第２の遅延回路が、直列接続され
た複数の遅延バッファと、遅延バッファのそれぞれの直
列接続点から遅延信号を選択して出力する選択回路とか
ら構成される。
明において、第１又は第２の遅延回路が、直列接続され
た複数の遅延バッファと、遅延バッファのそれぞれの直
列接続点から遅延信号を選択して出力する選択回路とか
ら構成される。
【００１５】請求項５記載の発明は、入力信号と基準信
号を受ける差動対トランジスタにより電流路を切換え
て、入力信号と同相側のトランジスタのコレクタ端子に
接続された負荷から出力を取り出す電流切換え回路と、
電流切換え回路の出力にしたがって、出力レベルをシフ
ト制御するレベルシフト回路と、レベルシフト回路の出
力が一方のアノード・カソード接続点に与えられ、他方
のアノード・カソード接続点に負荷容量が接続されて入
力信号を遅延した信号が与えられてなるダイオードブリ
ッジ回路と、ダイオードブリッジ回路のアノード・アノ
ード接続点に接続された第１の定電流源と、ダイオード
ブリッジ回路のカソード・カソード接続点に接続された
第２の定電流源と、入力信号の一方の変化点の遅延量を
設定する第１の遅延量設定信号にしたがって第１の定電
流源の電流値を可変制御する第１の遅延量制御回路と、
入力信号の他方の変化点の遅延量を設定する第２の遅延
量設定信号にしたがって第２の定電流源の電流値を可変
制御する第２の遅延量制御回路とから構成される。
号を受ける差動対トランジスタにより電流路を切換え
て、入力信号と同相側のトランジスタのコレクタ端子に
接続された負荷から出力を取り出す電流切換え回路と、
電流切換え回路の出力にしたがって、出力レベルをシフ
ト制御するレベルシフト回路と、レベルシフト回路の出
力が一方のアノード・カソード接続点に与えられ、他方
のアノード・カソード接続点に負荷容量が接続されて入
力信号を遅延した信号が与えられてなるダイオードブリ
ッジ回路と、ダイオードブリッジ回路のアノード・アノ
ード接続点に接続された第１の定電流源と、ダイオード
ブリッジ回路のカソード・カソード接続点に接続された
第２の定電流源と、入力信号の一方の変化点の遅延量を
設定する第１の遅延量設定信号にしたがって第１の定電
流源の電流値を可変制御する第１の遅延量制御回路と、
入力信号の他方の変化点の遅延量を設定する第２の遅延
量設定信号にしたがって第２の定電流源の電流値を可変
制御する第２の遅延量制御回路とから構成される。
【００１６】請求項６記載の発明は、請求項５記載の遅
延回路における第１及び第２の遅延量制御回路を共通と
して、第１及び第２の遅延量制御回路を除く請求項５記
載の遅延回路を多段接続して構成される。
延回路における第１及び第２の遅延量制御回路を共通と
して、第１及び第２の遅延量制御回路を除く請求項５記
載の遅延回路を多段接続して構成される。
【００１７】
【作用】上記構成において、請求項１，２，３，４記載
の発明は、第１の遅延回路により入力信号の一方の変化
点の遅延を制御し、第１の遅延回路とは独立した第２の
遅延回路により入力信号の一方の変化点の遅延を制御す
るようにしている。
の発明は、第１の遅延回路により入力信号の一方の変化
点の遅延を制御し、第１の遅延回路とは独立した第２の
遅延回路により入力信号の一方の変化点の遅延を制御す
るようにしている。
【００１８】請求項５，６記載の発明は、第１の遅延量
設定信号にしたがって第１の遅延量制御回路により入力
信号の一方の変化点の遅延を制御し、第２の遅延量設定
信号にしたがって第２の遅延量制御回路により入力信号
の他方の変化点の遅延を制御するようにしている。
設定信号にしたがって第１の遅延量制御回路により入力
信号の一方の変化点の遅延を制御し、第２の遅延量設定
信号にしたがって第２の遅延量制御回路により入力信号
の他方の変化点の遅延を制御するようにしている。
【００１９】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２０】図１はこの発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【００２１】図１において、遅延回路は、入力パルス信
号を反転及び正転出力するバッファゲート１と、バッフ
ァゲート１の正転出力を受けて、入力パルス信号の立ち
上がりエッジの遅延量を設定する第１の遅延量設定信号
にしたがってバッファゲート１の正転出力を遅延する遅
延回路２と、バッファゲート１の反転出力を受けて、入
力パルス信号の立ち下がりエッジの遅延量を設定する第
２の遅延量設定信号にしたがってバッファゲート１の反
転出力を遅延する遅延回路３と、バッファゲート１の正
転出力と遅延回路２の遅延出力との論理積（ＡＮＤ）を
とるＡＮＤゲート４と、バッファゲート１の反転出力と
遅延回路３の遅延出力とのＡＮＤをとるＡＮＤゲート５
と、ＡＮＤゲート４の出力によりセットされＡＮＤゲー
ト５の出力によりリセットされて入力信号の遅延信号を
出力するＳ−Ｒフリップフロップ（Ｆ／Ｆ）回路６とを
有して構成されている。
号を反転及び正転出力するバッファゲート１と、バッフ
ァゲート１の正転出力を受けて、入力パルス信号の立ち
上がりエッジの遅延量を設定する第１の遅延量設定信号
にしたがってバッファゲート１の正転出力を遅延する遅
延回路２と、バッファゲート１の反転出力を受けて、入
力パルス信号の立ち下がりエッジの遅延量を設定する第
２の遅延量設定信号にしたがってバッファゲート１の反
転出力を遅延する遅延回路３と、バッファゲート１の正
転出力と遅延回路２の遅延出力との論理積（ＡＮＤ）を
とるＡＮＤゲート４と、バッファゲート１の反転出力と
遅延回路３の遅延出力とのＡＮＤをとるＡＮＤゲート５
と、ＡＮＤゲート４の出力によりセットされＡＮＤゲー
ト５の出力によりリセットされて入力信号の遅延信号を
出力するＳ−Ｒフリップフロップ（Ｆ／Ｆ）回路６とを
有して構成されている。
【００２２】このような構成において、遅延回路の動作
波形は図２に示すようになり、入力パルス信号の立ち上
がりエッジの遅延量（ｔpd1 ）を第１の遅延量設定信号
に基づいて遅延回路２により設定制御し、入力パルス信
号の立ち下がりエッジの遅延量（ｔpd2 ）を第２の遅延
量設定信号に基づいて遅延回路３により設定制御し、遅
延回路２の出力の立ち上がりと同じタイミングでＳ−Ｒ
Ｆ／Ｆ回路６をセットし、遅延回路３の出力の立ち上が
りと同じタイミングでＳ−ＲＦ／Ｆ回路６をリセットし
て、入力信号の立ち上がりエッジを遅延回路２で得られ
る遅延量ｔpd1だけ遅延し、入力信号の立ち下がりエッ
ジを遅延回路３で得られる遅延量ｔpd2だけ遅延した遅
延信号をＳ−ＲＦ／Ｆ回路６の出力として得るようにし
ている。
波形は図２に示すようになり、入力パルス信号の立ち上
がりエッジの遅延量（ｔpd1 ）を第１の遅延量設定信号
に基づいて遅延回路２により設定制御し、入力パルス信
号の立ち下がりエッジの遅延量（ｔpd2 ）を第２の遅延
量設定信号に基づいて遅延回路３により設定制御し、遅
延回路２の出力の立ち上がりと同じタイミングでＳ−Ｒ
Ｆ／Ｆ回路６をセットし、遅延回路３の出力の立ち上が
りと同じタイミングでＳ−ＲＦ／Ｆ回路６をリセットし
て、入力信号の立ち上がりエッジを遅延回路２で得られ
る遅延量ｔpd1だけ遅延し、入力信号の立ち下がりエッ
ジを遅延回路３で得られる遅延量ｔpd2だけ遅延した遅
延信号をＳ−ＲＦ／Ｆ回路６の出力として得るようにし
ている。
【００２３】したがって、このような構成では、入力パ
ルス信号の立ち上がりエッジを遅延制御する系統と、入
力パルス信号の立ち下がりエッジを遅延制御する系統と
が完全に分離されているので、入力パルス信号における
両エッジをそれぞれ完全に独立して遅延制御することが
できる。
ルス信号の立ち上がりエッジを遅延制御する系統と、入
力パルス信号の立ち下がりエッジを遅延制御する系統と
が完全に分離されているので、入力パルス信号における
両エッジをそれぞれ完全に独立して遅延制御することが
できる。
【００２４】また、図１に示す構成の遅延回路にあって
は、遅延回路２の出力と遅延前の信号すなわちバッファ
ゲート１の正転出力との論理積をとり、同様に遅延回路
３の出力と遅延前の信号すなわちバッファゲート１の反
転出力との論理積をとるようにしているので、パルス幅
が遅延回路２，３の遅延量に満たないハザード等の細い
パルス幅の信号や、信号レベルがスレッショルドレベル
近傍となる信号をＡＮＤゲート４，５により除去するこ
とが可能となり、Ｓ−ＲＦ／Ｆ回路６の誤動作を防ぎ、
耐雑音性を向上させることができる。
は、遅延回路２の出力と遅延前の信号すなわちバッファ
ゲート１の正転出力との論理積をとり、同様に遅延回路
３の出力と遅延前の信号すなわちバッファゲート１の反
転出力との論理積をとるようにしているので、パルス幅
が遅延回路２，３の遅延量に満たないハザード等の細い
パルス幅の信号や、信号レベルがスレッショルドレベル
近傍となる信号をＡＮＤゲート４，５により除去するこ
とが可能となり、Ｓ−ＲＦ／Ｆ回路６の誤動作を防ぎ、
耐雑音性を向上させることができる。
【００２５】図３は請求項３記載の発明の一実施例を示
す図である。
す図である。
【００２６】図３に示す実施例の特徴とするところは、
図１に示す遅延回路２，３を、図１０に示す構成とほぼ
同様に構成し、両比較器５３ａ，５３ｂは一方の入力に
与えられるスレッショルドレベルの遅延量設定信号を１
つのＤ／Ａコンバータ７から共通に与えて、入力パルス
信号の立ち上がり及び立ち下がりエッジを一括して同じ
遅延量だけ遅延させるようにしたことにある。
図１に示す遅延回路２，３を、図１０に示す構成とほぼ
同様に構成し、両比較器５３ａ，５３ｂは一方の入力に
与えられるスレッショルドレベルの遅延量設定信号を１
つのＤ／Ａコンバータ７から共通に与えて、入力パルス
信号の立ち上がり及び立ち下がりエッジを一括して同じ
遅延量だけ遅延させるようにしたことにある。
【００２７】このような構成にあっては、（ランプ発生
器５１ａ，５１ｂの出力に接続される負荷容量ＣL ／ラ
ンプ発生器５１ａ，５１ｂの負荷容量から電流を引き抜
く定電流源の電流値ＩL ）で決まるランプ発生器５１
ａ，５２ｂのランプ出力波形の傾きや、Ｄ／Ａコンバー
タ７にデジタル信号として与えられる遅延量を示すビッ
トデータを変えることによって、遅延量の最小ステップ
を任意に変化させることが可能となるため、微小なステ
ップで遅延量を細かく制御するのに有効となる。
器５１ａ，５１ｂの出力に接続される負荷容量ＣL ／ラ
ンプ発生器５１ａ，５１ｂの負荷容量から電流を引き抜
く定電流源の電流値ＩL ）で決まるランプ発生器５１
ａ，５２ｂのランプ出力波形の傾きや、Ｄ／Ａコンバー
タ７にデジタル信号として与えられる遅延量を示すビッ
トデータを変えることによって、遅延量の最小ステップ
を任意に変化させることが可能となるため、微小なステ
ップで遅延量を細かく制御するのに有効となる。
【００２８】図４は請求項４記載の発明の一実施例を示
す図である。
す図である。
【００２９】図４に示す実施例の特徴とするところは、
図１に示す遅延回路２，３が、遅延量が予め設定された
遅延バッファ８ａ，８ｂ，８ｃを例えば３段直列接続
し、それぞれの遅延バッファ８ａ，８ｂ，８ｃの出力な
らびに遅延バッファ８ａの入力信号を選択信号に基づい
てマルチプレクサ９によって択一的に選択することによ
って遅延量を制御するようにしたことにある。
図１に示す遅延回路２，３が、遅延量が予め設定された
遅延バッファ８ａ，８ｂ，８ｃを例えば３段直列接続
し、それぞれの遅延バッファ８ａ，８ｂ，８ｃの出力な
らびに遅延バッファ８ａの入力信号を選択信号に基づい
てマルチプレクサ９によって択一的に選択することによ
って遅延量を制御するようにしたことにある。
【００３０】このような構成にあっては、図３に示す構
成が遅延量を細かく制御するのに対して、遅延量を比較
的粗く制御するのに有効となる。
成が遅延量を細かく制御するのに対して、遅延量を比較
的粗く制御するのに有効となる。
【００３１】図５は請求項２記載の発明の一実施例を示
す図である。
す図である。
【００３２】図５に示す実施例の特徴とするところは、
図１に示す遅延回路２，３を、図１０に示す構成の第２
段目の遅延回路を削除した第１段目だけの遅延回路によ
って構成し、図６の動作波形図に示すように、バッファ
ゲート１の正転出力を受ける側の遅延回路では入力パル
ス信号の立ち上がりエッジのみを遅延制御し、バッファ
ゲート１の反転出力を受ける側の遅延回路では入力パル
ス信号の立ち下がりエッジのみを遅延制御するようにし
たことにある。
図１に示す遅延回路２，３を、図１０に示す構成の第２
段目の遅延回路を削除した第１段目だけの遅延回路によ
って構成し、図６の動作波形図に示すように、バッファ
ゲート１の正転出力を受ける側の遅延回路では入力パル
ス信号の立ち上がりエッジのみを遅延制御し、バッファ
ゲート１の反転出力を受ける側の遅延回路では入力パル
ス信号の立ち下がりエッジのみを遅延制御するようにし
たことにある。
【００３３】このような構成にあっては、図３に示す実
施例に比べて構成を小型にすることが可能となる。
施例に比べて構成を小型にすることが可能となる。
【００３４】図７は請求項５記載の発明の一実施例を示
す図である。
す図である。
【００３５】図７において、遅延回路は、入力パルス信
号と基準信号ＶR を受ける差動対トランジスタＱ１，Ｑ
２により電流路を切換えて、入力信号と同相側のトラン
ジスタＱ２のコレクタ端子に接続された負荷Ｒから出力
を取り出す電流切り換え回路と、トランジスタＱ２のコ
レクタ出力にしたがって、トランジスタＱ３のエミッタ
端子に接続されたダイオードＤ１，Ｄ２と電流源ＩEFと
の接続点Ｎ１の出力レベルをシフト制御するレベルシフ
ト回路と、レベルシフト回路の接続点Ｎ１がダイオード
Ｄ４のアノード端子とダイオードＤ３のカソード端子の
接続点に接続され、ダイオードＤ６のアノード端子とダ
イオードＤ５のカソード端子の接続点に負荷容量ＣL が
接続されて入力信号を遅延した信号が与えられてなるダ
イオードブリッジ回路と、ダイオードブリッジ回路のダ
イオードＤ３，Ｄ５のアノード端子接続点に接続された
ソース型定電流源ＩOHと、ダイオードブリッジ回路のダ
イオードＤ４，Ｄ６のカソード端子の接続点に接続され
たシンク型定電流源ＩOLと、外部からデジタル信号とし
て与えられる遅延量をアナログ信号に変換して得られる
遅延量設定信号にしたがってソース型定電流源の電流値
を可変制御し、入力信号の立ち上がりエッジの遅延量を
指令するＤ／Ａコンバータ１０と、外部からデジタル信
号として与えられる遅延量をアナログ信号に変換して得
られる遅延量設定信号にしたがってシンク型定電流源Ｉ
OLの電流値を可変制御し、入力信号の立ち下がりエッジ
の遅延量を指令するＤ／Ａコンバータ１１とから構成さ
れる。
号と基準信号ＶR を受ける差動対トランジスタＱ１，Ｑ
２により電流路を切換えて、入力信号と同相側のトラン
ジスタＱ２のコレクタ端子に接続された負荷Ｒから出力
を取り出す電流切り換え回路と、トランジスタＱ２のコ
レクタ出力にしたがって、トランジスタＱ３のエミッタ
端子に接続されたダイオードＤ１，Ｄ２と電流源ＩEFと
の接続点Ｎ１の出力レベルをシフト制御するレベルシフ
ト回路と、レベルシフト回路の接続点Ｎ１がダイオード
Ｄ４のアノード端子とダイオードＤ３のカソード端子の
接続点に接続され、ダイオードＤ６のアノード端子とダ
イオードＤ５のカソード端子の接続点に負荷容量ＣL が
接続されて入力信号を遅延した信号が与えられてなるダ
イオードブリッジ回路と、ダイオードブリッジ回路のダ
イオードＤ３，Ｄ５のアノード端子接続点に接続された
ソース型定電流源ＩOHと、ダイオードブリッジ回路のダ
イオードＤ４，Ｄ６のカソード端子の接続点に接続され
たシンク型定電流源ＩOLと、外部からデジタル信号とし
て与えられる遅延量をアナログ信号に変換して得られる
遅延量設定信号にしたがってソース型定電流源の電流値
を可変制御し、入力信号の立ち上がりエッジの遅延量を
指令するＤ／Ａコンバータ１０と、外部からデジタル信
号として与えられる遅延量をアナログ信号に変換して得
られる遅延量設定信号にしたがってシンク型定電流源Ｉ
OLの電流値を可変制御し、入力信号の立ち下がりエッジ
の遅延量を指令するＤ／Ａコンバータ１１とから構成さ
れる。
【００３６】このような構成において、入力パルス信号
がＨレベルになった場合、トランジスタＱ１がＯＮ、ト
ランジスタＱ２がＯＦＦし、トランジスタＱ３のベース
端子はＨレベルとなり、ノードＮ１の電位が上昇してい
く。この時一時的にダイオードＤ３，Ｄ６がＯＦＦし、
定電流源ＩOLの電流はダイオードＤ４を介して、定電流
源ＩOHの電流はダイオードＤ５を介して流れる。従っ
て、負荷容量ＣL は電流ＩOHによって充電され、この状
態は出力端子ＯＵＴのレベルがノードＮ１のレベルに追
いつくまで続く。すなわち、出力端子ＯＵＴの立ち上が
りのスピードは電流ＩOHの大きさによって決まる。
がＨレベルになった場合、トランジスタＱ１がＯＮ、ト
ランジスタＱ２がＯＦＦし、トランジスタＱ３のベース
端子はＨレベルとなり、ノードＮ１の電位が上昇してい
く。この時一時的にダイオードＤ３，Ｄ６がＯＦＦし、
定電流源ＩOLの電流はダイオードＤ４を介して、定電流
源ＩOHの電流はダイオードＤ５を介して流れる。従っ
て、負荷容量ＣL は電流ＩOHによって充電され、この状
態は出力端子ＯＵＴのレベルがノードＮ１のレベルに追
いつくまで続く。すなわち、出力端子ＯＵＴの立ち上が
りのスピードは電流ＩOHの大きさによって決まる。
【００３７】一方、入力パルス信号がＬレベルになった
場合、トランジスタＱ１がＯＦＦ、トランジスタＱ２が
ＯＮし、トランジスタＱ３のベース端子はＬレベルにな
り、ノードＮ１の電位は下降していく。この時一時的に
ダイオードＤ４，Ｄ５がＯＦＦし、電流ＩOHはダイオー
ドＤ３、電流ＩOLはダイオードＤ６を介して流れる。従
って、負荷容量ＣL は電流ＩOLによって放電され、この
状態は出力端子ＯＵＴのレベルが下降していき、ノード
Ｎ１の電位に追いつくまで続く。すなわち、出力端子Ｏ
ＵＴの立ち下がりのスピードは電流ＩOLの大きさによっ
て決まる。
場合、トランジスタＱ１がＯＦＦ、トランジスタＱ２が
ＯＮし、トランジスタＱ３のベース端子はＬレベルにな
り、ノードＮ１の電位は下降していく。この時一時的に
ダイオードＤ４，Ｄ５がＯＦＦし、電流ＩOHはダイオー
ドＤ３、電流ＩOLはダイオードＤ６を介して流れる。従
って、負荷容量ＣL は電流ＩOLによって放電され、この
状態は出力端子ＯＵＴのレベルが下降していき、ノード
Ｎ１の電位に追いつくまで続く。すなわち、出力端子Ｏ
ＵＴの立ち下がりのスピードは電流ＩOLの大きさによっ
て決まる。
【００３８】ここで、電流切り換え回路とレベルシフト
回路とを合わせた部分の伝播遅延時間をｔPLHO（立ち上
がりエッジ）、ｔPHLO（立ち下がりエッジ）とし、全体
のそれをＴPLH （立ち上がりエッジ）、ＴPHL （立ち下
がりエッジ）とすると、次式に示すようになる。
回路とを合わせた部分の伝播遅延時間をｔPLHO（立ち上
がりエッジ）、ｔPHLO（立ち下がりエッジ）とし、全体
のそれをＴPLH （立ち上がりエッジ）、ＴPHL （立ち下
がりエッジ）とすると、次式に示すようになる。
【００３９】 ＴPLH ＝ｔPLHO＋（ＣL ＶL ／２ＩOH） …（１） （ＶL ：論理振幅） ＴPHL ＝ｔPHLO＋（ＣL ＶL ／２ＩOL） …（２） （ＶL ：論理振幅） これから、電流ＩOH，ＩOLを独立に可変することによ
り、入力パルス信号の立ち上がりエッジ、立ち下がりエ
ッジの遅延を独立に可変することができることがわか
る。
り、入力パルス信号の立ち上がりエッジ、立ち下がりエ
ッジの遅延を独立に可変することができることがわか
る。
【００４０】ところで、入力パルス信号がサイクルＴ、
デューティ比５０％のパルス列である場合に、入力パル
ス信号の立ち上がりエッジ、立ち下がりエッジの総遅延
量（＝ベア(bare)の伝播遅延時間＋最大可変幅）はＴ／
２を越えることはできず、短いパルス列（つまりＴの小
さい場合）に対しては、最大可変幅をほとんど取れなく
なってしまい、所望の可変幅を確保しようとすると、高
速なパルスを通すことができなくなる。
デューティ比５０％のパルス列である場合に、入力パル
ス信号の立ち上がりエッジ、立ち下がりエッジの総遅延
量（＝ベア(bare)の伝播遅延時間＋最大可変幅）はＴ／
２を越えることはできず、短いパルス列（つまりＴの小
さい場合）に対しては、最大可変幅をほとんど取れなく
なってしまい、所望の可変幅を確保しようとすると、高
速なパルスを通すことができなくなる。
【００４１】これに対して、上記実施例では、少ないゲ
ート数（素子数）で、効率よく大きな遅延量が得られ、
しかも高速パルスを通すことが可能な、両エッジ独立可
変型遅延回路が得られる。
ート数（素子数）で、効率よく大きな遅延量が得られ、
しかも高速パルスを通すことが可能な、両エッジ独立可
変型遅延回路が得られる。
【００４２】図８は請求項５記載の発明の他の実施例を
示す図である。
示す図である。
【００４３】図８に示す実施例の特徴とするところは、
上記実施例における（１）式のＴPL H 、（２）式のＴ
PHL の第２項は電流ＩOH，ＩOLに反比例しているため、
電流ＩOH，ＩOLをＤ／Ａコンバータ１０，１１の出力レ
ベルの逆数に比例するような定電流として、Ｄ／Ａコン
バータ１０，１１の入力に対してリニアな遅延が得られ
るように、定電流源に除算回路を含むようにしたことに
ある。
上記実施例における（１）式のＴPL H 、（２）式のＴ
PHL の第２項は電流ＩOH，ＩOLに反比例しているため、
電流ＩOH，ＩOLをＤ／Ａコンバータ１０，１１の出力レ
ベルの逆数に比例するような定電流として、Ｄ／Ａコン
バータ１０，１１の入力に対してリニアな遅延が得られ
るように、定電流源に除算回路を含むようにしたことに
ある。
【００４４】図８において、
【数１】 ＶF (D7)＋ＶBE(Q4)＋ＶF (D8)＋ＶBE(Q5) ＝ＶBE(Q6)＋ＶF (D9)＋ＶF (D10）＋ＶF (D11) ∴ＩOL 2 ＩDAC2 2 ＝ＩD 4 ∴ＩOL＝ＩD 2 ／ＩDAC2 …（３） ＶF (D12）＋ＶBE(Q10）＋ＶF (D13）＋ＶBE(Q11） ＝ＶBE(Q12）＋ＶF (D14）＋ＶF (D15）＋ＶF (D16） ∴ＩOH 2 ＩDAC1 2 ＝Ｉu 4 ∴ＩOH＝Ｉu 2 ／ＩDAC1 …（４） 又、
【数２】 ＩDAC1＝（ＶDAC1−ＶBE−Ｖss）／ＲD1 …（５） ＩDAC2＝（ＶDAC2−ＶBE−Ｖss）／ＲD2 …（６） （１），（４），（５）式及び（２），（３），（６）
式より
式より
【数３】 ＴPLH ＝ｔPLHO＋（ＣL ＶL ／２ＲD1Ｉu 2 ）（ＶDAC1−ＶBE−ＶSS） ＴPHL ＝ｔPHLO＋（ＣL ＶL ／２ＲD2ＩD 2 ）（ＶDAC2−ＶBE−ＶSS） この式から分かるように、Ｄ／Ａコンバータ１０，１１
の出力電圧に対して、リニアな遅延が得られている。
の出力電圧に対して、リニアな遅延が得られている。
【００４５】図９は請求項６記載の発明の一実施例を示
す図である。
す図である。
【００４６】図９に示す実施例の特徴とするところは、
図７又は図８に示す遅延回路１０を多段接続して大きな
遅延量を得るようにしたことにある。なお、図８に示す
遅延回路を多段接続した場合には、除算回路等は各段に
設ける必要はなく、各段に共通化することが可能とな
り、素子数を削減することができる。
図７又は図８に示す遅延回路１０を多段接続して大きな
遅延量を得るようにしたことにある。なお、図８に示す
遅延回路を多段接続した場合には、除算回路等は各段に
設ける必要はなく、各段に共通化することが可能とな
り、素子数を削減することができる。
【００４７】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、入力信号の立ち上がりエッジと立ち下がり
エッジをそれぞれ異なる遅延系統及び遅延設定信号によ
り遅延制御するようにしたので、入力信号の立ち上がり
エッジと立ち下がりエッジをそれぞれ完全に独立して遅
延制御することができる。
明によれば、入力信号の立ち上がりエッジと立ち下がり
エッジをそれぞれ異なる遅延系統及び遅延設定信号によ
り遅延制御するようにしたので、入力信号の立ち上がり
エッジと立ち下がりエッジをそれぞれ完全に独立して遅
延制御することができる。
【００４８】一方、請求項５記載の発明によれば、遅延
量設定信号により制御される定電流源により負荷の充放
電を制御して、入力信号の立ち上がりエッジと立ち下が
りエッジを遅延制御するようにしたので、小型な構成
で、高速な入力パルス信号に対しても入力信号の立ち上
がりエッジと立ち下がりエッジをそれぞれ完全に独立し
て遅延制御することができる。
量設定信号により制御される定電流源により負荷の充放
電を制御して、入力信号の立ち上がりエッジと立ち下が
りエッジを遅延制御するようにしたので、小型な構成
で、高速な入力パルス信号に対しても入力信号の立ち上
がりエッジと立ち下がりエッジをそれぞれ完全に独立し
て遅延制御することができる。
【図１】請求項１記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図２】図１に示す遅延回路の動作波形を示す図であ
る。
る。
【図３】請求項３記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図４】請求項４記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図５】請求項２記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図６】図５に示す遅延回路の動作波形を示す図であ
る。
る。
【図７】請求項５記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図８】請求項５記載の発明の他の実施例に係わる遅延
回路の構成を示す図である。
回路の構成を示す図である。
【図９】請求項６記載の発明の一実施例に係わる遅延回
路の構成を示す図である。
路の構成を示す図である。
【図１０】従来の遅延回路の構成を示す図である。
【図１１】図１０に示す一部構成の具体例を示す図であ
る。
る。
【図１２】図１０に示す一部構成の具体例を示す図であ
る。
る。
【図１３】図１０に示す遅延回路の動作波形を示す図で
ある。
ある。
１ バッファゲート ２，３ 遅延回路 ４，５ ＡＮＤゲート ６ Ｓ−ＲＦ／Ｆ回路 ７，１０，１１，５２ａ，５２ｂ Ｄ／Ａコンバータ ８ａ，８ｂ，８ｃ 遅延バッファ ９ マルチプレクサ ５１ａ，５１ｂ ランプ発生器 ５３ａ，５３ｂ 比較器
Claims (7)
- 【請求項１】 入力信号を反転及び正転出力するバッフ
ァゲートと、 バッファゲートの正転出力を受けて、第１の遅延量設定
信号にしたがって正転出力を遅延する第１の遅延回路
と、 バッファゲートの反転出力を受けて、第２の遅延量設定
信号にしたがって反転出力を遅延する第２の遅延回路
と、 バッファゲートの正転出力と第１の遅延回路の遅延出力
との論理積（ＡＮＤ）をとる第１のＡＮＤゲートと、 バッファゲートの反転出力と第２の遅延回路の遅延出力
とのＡＮＤをとる第２のＡＮＤゲートと、 第１のＡＮＤゲートの出力によりセットされ、第２のＡ
ＮＤゲートの出力によりリセットされて、入力信号の遅
延信号を出力するフリップフロップ回路とを有すること
を特徴とする遅延回路。 - 【請求項２】 第１又は第２の遅延回路は、 バッファゲートの正転又は反転出力を受けて、ランプ電
圧信号を発生するランプ発生器と、 ランプ発生器の出力と第１又は第２の遅延量設定信号を
受けて、両入力の大小関係が変化した際に出力を反転さ
せる比較器とを有し、 第１又は第２の遅延量設定信号にしたがってバッファゲ
ートの正転又は反転出力の立ち上がり又は立ち下がりエ
ッジを可変遅延させてなる遅延バッファからなることを
特徴とする請求項１記載の遅延回路。 - 【請求項３】 第１又は第２の遅延回路は、 バッファゲートの正転又は反転出力を受けて、ランプ電
圧信号を発生する第１のランプ発生器と、 第１のランプ発生器の出力と第１又は第２の遅延量設定
信号を受けて、両入力の大小関係が変化した際に出力を
反転させる第１の比較器と、 第１の比較器の出力を受けて、ランプ電圧信号を発生す
る第２のランプ発生器と、 第２のランプ発生器の出力と第１又は第２の遅延量設定
信号を受けて、両入力の大小関係が変化した際に出力を
反転させる第２の比較器とを有し、 第１又は第２の遅延量設定信号にしたがってバッファゲ
ートの正転又は反転出力の立ち上がり及び立ち下がりエ
ッジを可変遅延させてなる遅延バッファからなることを
特徴とする請求項１記載の遅延回路。 - 【請求項４】 第１又は第２の遅延回路は、 直列接続された複数の遅延バッファと、 遅延バッファのそれぞれの直列接続点から遅延信号を選
択して出力する選択回路とを有することを特徴とする請
求項１記載の遅延回路。 - 【請求項５】 入力信号と基準信号を受ける差動対トラ
ンジスタにより電流路を切換えて、入力信号と同相側の
トランジスタのコレクタ端子に接続された負荷から出力
を取り出す電流切換え回路と、 電流切換え回路の出力にしたがって、出力レベルをシフ
ト制御するレベルシフト回路と、 レベルシフト回路の出力が一方のアノード・カソード接
続点に与えられ、他方のアノード・カソード接続点に負
荷容量が接続されて入力信号を遅延した信号が与えられ
てなるダイオードブリッジ回路と、 ダイオードブリッジ回路のアノード・アノード接続点に
接続された第１の定電流源と、 ダイオードブリッジ回路のカソード・カソード接続点に
接続された第２の定電流源と、 入力信号の一方の変化点の遅延量を設定する第１の遅延
量設定信号にしたがって第１の定電流源の電流値を可変
制御する第１の遅延量制御回路と、 入力信号の他方の変化点の遅延量を設定する第２の遅延
量設定信号にしたがって第２の定電流源の電流値を可変
制御する第２の遅延量制御回路とを有することを特徴と
する遅延回路。 - 【請求項６】 請求項５記載の遅延回路における第１及
び第２の遅延量制御回路を共通として、第１及び第２の
遅延量制御回路を除く請求項５記載の遅延回路を多段接
続してなることを特徴とする遅延回路。 - 【請求項７】 遅延量設定信号は、外部からデジタル信
号として与えられる遅延量をアナログ信号に変換するＤ
／Ａ変換器の出力として与えられてなることを特徴とす
る請求項１，２，３，４，５又は６記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667893A JPH0795022A (ja) | 1993-09-22 | 1993-09-22 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667893A JPH0795022A (ja) | 1993-09-22 | 1993-09-22 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795022A true JPH0795022A (ja) | 1995-04-07 |
Family
ID=17004164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23667893A Pending JPH0795022A (ja) | 1993-09-22 | 1993-09-22 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795022A (ja) |
Cited By (13)
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-
1993
- 1993-09-22 JP JP23667893A patent/JPH0795022A/ja active Pending
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