CN109546995A - 时脉滤波器及时脉滤波方法 - Google Patents

时脉滤波器及时脉滤波方法 Download PDF

Info

Publication number
CN109546995A
CN109546995A CN201711259596.7A CN201711259596A CN109546995A CN 109546995 A CN109546995 A CN 109546995A CN 201711259596 A CN201711259596 A CN 201711259596A CN 109546995 A CN109546995 A CN 109546995A
Authority
CN
China
Prior art keywords
clock pulse
level
delay
processing
reverse phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711259596.7A
Other languages
English (en)
Other versions
CN109546995B (zh
Inventor
王俊程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN109546995A publication Critical patent/CN109546995A/zh
Application granted granted Critical
Publication of CN109546995B publication Critical patent/CN109546995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Processing Of Color Television Signals (AREA)

Abstract

本发明提供一种时脉滤波器及时脉滤波方法。该时脉滤波器包括一第一延迟电路、一第二延迟电路、一第一设定电路、一第二设定电路以及一第三设定电路。第一延迟电路反相输入时脉，用以产生一反相时脉，并延迟反相时脉，用以产生一第一处理时脉。第二延迟电路延迟输入时脉，用以产生一第二处理时脉。第一设定电路根据反相时脉及第一处理时脉的位准产生一重置时脉。第二设定电路根据输入时脉及第二处理时脉的位准产生一设定时脉。第三设定电路根据设定时脉的上升边缘，设定输出时脉为第二位准。第三设定电路根据重置时脉的上升边缘，设定输出时脉为第一位准。本发明可避免输出时脉受到突波影响。

Description

时脉滤波器及时脉滤波方法
技术领域
本发明有关于一种时脉滤波器，特别是有关于一种用以滤除时脉信号上的突波的时脉滤波器及时脉滤波方法。
背景技术
随着科技的进步，电子装置的种类及功能愈来愈多。以个人电脑为例，每一个人电脑内部具有至少一时脉产生器。时脉产生器提供许多时脉信号，用以控制个人电脑内部里的电路运作。然而，当个人电脑内部的时脉产生器受到噪声干扰时，其所产生的时脉信号可能具有突波(glitch)。当这个时脉信号提供予个人电脑内部的其它电路后，很有可能使相对应的电路产生错误的输出。
发明内容
本发明提供一种时脉滤波器，滤除一输入时脉的突波，用以产生一输出时脉，并包括一第一延迟电路、一第二延迟电路、一第一设定电路、一第二设定电路以及一第三设定电路。第一延迟电路反相输入时脉，用以产生一反相时脉，并延迟反相时脉，用以产生一第一处理时脉。第二延迟电路延迟输入时脉，用以产生一第二处理时脉。第一设定电路根据反相时脉及第一处理时脉的位准产生一重置时脉。第二设定电路根据输入时脉及第二处理时脉的位准产生一设定时脉。第三设定电路根据设定时脉及重置时脉产生输出时脉。当设定时脉由一第一位准变化至一第二位准时，第三设定电路设定输出时脉为第二位准。当重置时脉由第一位准变化至第二位准时，第三设定电路设定输出时脉为第一位准。
在一可能实施例中，第一延迟电路具有一第一延迟时间，第二延迟电路具有一第二延迟时间，第一延迟时间等于第二延迟时间。
在另一可能实施例中，第一延迟电路包括一反相器以及一第一延迟器。反相器反相输入时脉，用以产生反相时脉。第一延迟器延迟反相时脉，用以产生第一处理时脉。
在一可能实施例中，第二延迟电路包括一缓冲器以及一第二延迟器。缓冲器接收输入时脉，用以产生一缓冲时脉。第二延迟器延迟缓冲时脉，用以产生第二处理时脉。
在其它可能实施例中，第一延迟器具有一第一延迟时间，第二延迟器具有一第二延迟时间，第一及第二延迟时间小于或等于输入时脉的1/2周期。
在另一可能实施例中，第二延迟电路包括一第二延迟器以及一缓冲器。第二延迟器延迟输入时脉，用以产生一延迟信号。缓冲器缓冲延迟时脉，用以产生第二处理时脉。
在一可能实施例中，当反相时脉或第一处理时脉为第一位准时，第一设定电路设定重置时脉为第一位准，当反相时脉及第一处理时脉均为第二位准时，第一设定电路设定重置时脉为第二位准。
在另一可能实施例中，当输入时脉或第二处理时脉为第一位准时，第二设定电路设定设定时脉为第一位准，当输入时脉及第二处理时脉均为第二位准时，第二设定电路设定设定时脉为第二位准。
在一可能实施例中，第三设定电路为一SR正反器。
在其它实施例中，第三设定电路包括一第一反或门以及一第二反或门。第一反或门根据设定时脉及输出时脉产生一逻辑信号。第二反或门根据逻辑信号以及重置时脉，产生输出时脉。
本发明另提供一种时脉滤波方法，用以滤除一输入时脉的突波，并产生一输出时脉。本发明的时脉滤波方法包括，反相输入时脉，用以产生一反相时脉；延迟反相时脉，用以产生一第一处理时脉；延迟输入时脉，用以产生一第二处理时脉；根据反相时脉及第一处理时脉的位准产生一重置时脉；根据输入时脉及第二处理时脉的位准产生一设定时脉；以及根据设定时脉及重置时脉产生输出时脉。当设定时脉由一第一位准变化至一第二位准时，输出时脉为第二位准。当重置时脉由第一位准变化至第二位准时，输出时脉为第一位准。
在一可能实施例中，第一处理时脉落后反相时脉，并且第一处理时脉与反相时脉的时间差等于一第一延迟时间，第二处理时脉落后输入时脉，并且第二处理时脉与输入时脉的时间差等于一第二延迟时间，第一延迟时间等于第二延迟时间。
在另一可能实施例中，延迟输入时脉，用以产生第二处理时脉的步骤包括，缓冲输入时脉，用以产生一缓冲时脉；以及延迟缓冲时脉，用以产生第二处理时脉。
在其它可能实施例中，第一处理时脉与反相时脉之间的时间差等于一第一延迟时间，第二处理时脉与缓冲时脉之间的时间差等于一第二延迟时间，第一及第二延迟时间小于或等于输入时脉的1/2周期。
在一可能实施例中，当反相时脉或第一处理时脉为第一位准时，重置时脉为第一位准，当反相时脉及第一处理时脉均为第二位准时，重置时脉为第二位准。
在另一可能实施例中，当输入时脉或第二处理时脉为第一位准时，设定时脉为第一位准，当输入时脉及第二处理时脉均为第二位准时，设定时脉为第二位准。
本发明的方法可经由本发明的系统来实作，其为可执行特定功能的硬件或固件，亦可以通过程序码方式收录于一纪录媒体中，并结合特定硬件来实作。当程序码被电子装置、处理器、电脑或机器载入且执行时，电子装置、处理器、电脑或机器变成用以实行本发明的装置或系统。
附图说明
图1为本发明的时脉滤波器的示意图。
图2A为本发明的延迟电路的一可能实施例。
图2B为本发明的延迟电路的另一可能实施例。
图3为本发明图1的延迟器的一可能实施例。
图4A为本发明的设定电路的操作示意图。
图4B为本发明的设定电路的操作示意图。
图4C为本发明的设定电路的操作示意图。
图5为本发明的输出时脉的示意图。
图6为本发明的时脉滤波方法的流程示意图。
附图标号
100：时脉滤波器；
110、120：延迟电路；
130、140、150：设定电路；
CKIN：输入时脉；
CKOUT：输出时脉；
CKIV：反相时脉；
T1、T2：处理时脉；
111：反相器；
112、220A、220B：延迟器；
CKR：重置时脉；
CKS：设定时脉；
151、152：逻辑电路；
SL：逻辑信号；
210A、210B：缓冲器；
CKBF：缓冲时脉；
311～314：延迟单元；
315：选择器；
316：控制器；
SSL：选择信号；
511、513、515：突波；
D1～D6、DT1～DT4：延迟时间；
CKDL、DCK1～DCK4：延迟时脉；
S611～S616：步骤。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的时脉滤波器的示意图。时脉滤波器100用以滤除一输入时脉CKIN的突波，并产生一输出时脉CKOUT。在一可能实施例中，时脉滤波器100可为集成电路内部的电路。另外，本发明并不限定输入时脉CKIN的来源。在一可能实施例中，输入时脉CKIN由一时脉产生器(未显示)或是一时脉震荡器(未显示)所产生。在本实施例中，时脉滤波器100包括延迟电路110、120以及设定电路130、140、150。
延迟电路110反相输入时脉CKIN，用以产生一反相时脉CKIV，并延迟反相时脉CKIV，用以产生一处理时脉T1。在本实施例中，延迟电路110具有一延迟时间D1。当延迟电路110接收到输入时脉CKIN后，延迟电路110在延迟时间D1后，产生处理时脉T1。因此，处理时脉T1落后输入时脉CKIN，并且处理时脉T1与输入时脉CKIN之间的时间差等于延迟时间D1。本发明并不限定延迟电路110的内部电路架构。在一可能实施例中，延迟电路110包括一反相器111以及一延迟器112。
反相器111反相输入时脉CKIN，用以产生反相时脉CKIV。在本实施例中，反相器111具有一延迟时间D2。当反相器111收到输入时脉CKIN后，反相器111在延迟时间D2后，产生反相时脉CKIV。因此，反相时脉CKIV落后输入时脉CKIN，并且反相时脉CKIV与输入时脉CKIN之间的时间差等于延迟时间D2。
延迟器112延迟反相时脉CKIV，用以产生处理时脉T1。在本实施例中，延迟器112具有延迟时间D3。当延迟器112接收到反相时脉CKIV后，延迟器112在延迟时间D3后，产生反相时脉CKIV。因此，处理时脉T1落后反相时脉CKIV，并且处理时脉T1与反相时脉CKIV之间的时间差等于延迟时间D3。在一可能实施例中，延迟时间D3小于或等于输入时脉CKIN的1/2周期。在其它实施例中，延迟时间D2与D3的总合可能等于延迟时间D1。另外，本发明并不限定延迟器112的电路架构。任何可延迟反相时脉CKIV的电路，均可作为延迟器112。
延迟电路120延迟输入时脉CKIN，用以产生一处理时脉T2。在本实施例中，延迟电路120具有一延迟时间D4。当延迟电路120接收到输入时脉CKIN后，延迟电路120在延迟时间D4后，产生处理时脉T2。因此，处理时脉T2落后输入时脉CKIN，处理时脉T2与输入时脉CKIN之间的时间差等于延迟时间D4。在一可能实施例中，延迟时间D4等于延迟时间D1。本发明并不限定延迟电路120的电路架构。任何可延迟输入时脉CKIN的电路，均可作为延迟电路120。
设定电路130根据反相时脉CKIV及处理时脉T1的位准产生一重置时脉CKR。在一可能实施例中，当反相时脉CKIV或处理时脉T1为一第一位准时，设定电路130令重置时脉CKR为第一位准。当反相时脉CKIV及处理时脉T1均为一第二位准时，设定电路130设定重置时脉CKR为第二位准。在本实施例中，第一位准相对于第二位准。举例而言，第一位准为一低位准，第二位准为一高位准。在另一可能实施例中，第一位准为一高位准，第二位准为一低位准。在本实施例中，设定电路130为一及门(AND gate)。
设定电路140根据输入时脉CKIN及处理时脉T2的位准产生一设定时脉CKS。在一可能实施例中，当输入时脉CKIN或处理时脉T2为第一位准时，设定电路140设定设定时脉CKS为第一位准。当输入时脉CKIN及处理时脉T2均为第二位准时，设定电路140设定设定时脉CKS为第二位准。在一可能实施例中，设定电路140为一及门。
设定电路150根据设定时脉CKS及重置时脉CKR产生输出时脉CKOUT。当设定时脉CKS由第一位准变化至第二位准时，设定电路150设定输出时脉CKOUT由第一位准变化至第二位准，并维持在第二位准。当重置时脉CKR由第一位准变化至第二位准时，设定电路150重置输出时脉CKOUT，使得输出时脉CKOUT由第二位准变化至第一位准，并维持在第一位准。
本发明并不限定设定电路150的电路架构。在一可能实施例中，设定电路150为一SR正反器。SR正反器的一设定输入端接收设定时脉CKS。SR正反器的一重置输入端接收重置时脉CKR。SR正反器的输出信号作为输出时脉CKOUT。在此例中，SR正反器根据设定时脉CKS的上升边缘，设定输出时脉CKOUT为高位准，并根据重置时脉CKR，重置输出时脉CKOUT为低位准。
在本实施例中，设定电路150包括逻辑电路151及152。逻辑电路151根据设定时脉CKS及输出时脉CKOUT产生一逻辑信号SL。当设定时脉CKS或输出时脉CKOUT的一个为第二位准(如高位准)时，逻辑信号SL为第一位准(如低位准)。当设定时脉CKS及输出时脉CKOUT均为第一位准(如低位准)时，逻辑信号SL为第二位准(如高位准)。在一可能实施例中，逻辑电路151为一反或门(NOR gate)。
逻辑电路152根据逻辑信号SL以及重置时脉CKR，产生输出时脉CKOUT。举例而言，当逻辑信号SL或重置时脉CKR为第二位准(如高位准)时，输出时脉CKOUT为第一位准(如低位准)。当逻辑信号SL及重置时脉CKR均为第一位准(如低位准)时，输出时脉CKOUT为第二位准(如高位准)。在一可能实施例中，逻辑电路152为一反或门。
图2A为本发明的延迟电路120的一可能实施例。如图所示，延迟电路120包括一缓冲器210A以及一延迟器220A。缓冲器210A接收输入时脉CKIN，用以产生一缓冲时脉CKBF。在本实施例中，缓冲器210A具有一延迟时间D5。当缓冲器210A接收到输入时脉CKIN后，缓冲器210A在延迟时间D5后，产生缓冲时脉CKBF。因此，缓冲时脉CKBF落后输入时脉CKIN，并且缓冲时脉CKBF与输入时脉CKIN之间的时间差等于延迟时间D5。
延迟器220A延迟缓冲时脉CKBF，用以产生处理时脉T2。在本实施例中，延迟器220A具有一延迟时间D6。当延迟器220A接收到缓冲时脉CKBF后，延迟器220A在延迟时间D6后，产生处理时脉T2。因此，处理时脉T2落后缓冲时脉CKBF，并且处理时脉T2与缓冲时脉CKBF之间的时间差等于延迟时间D6。在一可能实施例中，延迟时间D6小于或等于输入时脉CKIN的一半周期。在其它实施例中，延迟时间D6可能等于图1的延迟器112的延迟时间D3。
图2B为本发明的延迟电路120的另一可能实施例。在本实施例中，延迟器220B延迟输入时脉CKIN，用以产生一延迟时脉CKDL。在本实施例中，延迟器220B具有延迟时间D6。当延迟器220B接收到输入时脉CKIN后，延迟器220B在延迟时间D6后，产生延迟时脉CKDL。因此，延迟时脉CKDL落后输入时脉CKIN，并且延迟时脉CKDL与输入时脉CKIN之间的时间差等于延迟时间D6。
缓冲器210B缓冲延迟时脉CKDL，用以产生处理时脉T2。在本实施例中，缓冲器210B具有延迟时间D5。当缓冲器210B接收到延迟时脉CKDL后，缓冲器210B在延迟时间D5后，产生处理时脉T2。因此，处理时脉T2落后延迟时脉CKDL，并且处理时脉T2与延迟时脉CKDL之间的时间差等于延迟时间D5。在其它实施例中，缓冲器210B可整合于延迟器220B中。
图3为本发明图1的延迟器112的一可能实施例。如图所示，延迟器112包括延迟单元311～314、一选择器315以及一控制器316。延迟单元311～314彼此串联。本发明并不限定延迟单元的数量。在其它实施例中，延迟器112可能具有更多或更少的延迟单元。
延迟单元311延迟反相时脉CKIN，用以产生一延迟时脉DCK1。在本实施例中，延迟单元311具有一延迟时间DT1。当延迟单元311接收到反相时脉CKIN后，延迟单元311在延迟时间DT1后，产生延迟时脉DCK1。因此，延迟时脉DCK1与反相时脉CKIN之间的时间差等于延迟时间DT1。
延迟单元312延迟延迟时脉DCK1，用以产生一延迟时脉DCK2。在本实施例中，延迟单元312具有延迟时间DT2。当延迟单元312接收到延迟时脉DCK1后，延迟单元312在延迟时间DT2后，产生延迟时脉DCK2。因此，延迟时脉DCK1与DCK2之间的时间差等于延迟时间DT2。
延迟单元313延迟延迟时脉DCK2，用以产生一延迟时脉DCK3。在本实施例中，延迟单元313具有一延迟时间DT3。当延迟单元313接收到延迟时脉DCK2后，延迟单元313在延迟时间DT3后，产生延迟时脉DCK3。因此，延迟时脉DCK2与DCK3之间的时间差等于延迟时间DT3。
延迟单元314延迟延迟时脉DCK3，用以产生一延迟时脉DCK4。在本实施例中，延迟单元314具有一延迟时间DT4。当延迟单元314接收到延迟时脉DCK3后，延迟单元314在延迟时间DT4后，产生延迟时脉DCK4。因此，延迟时脉DCK3与DCK4之间的时间差等于延迟时间DT4。在一可能实施例中，延迟时间DT1～DT4均相等。在另一可能实施例中，延迟时间DT1～DT4的一个不等于延迟时间DT1～DT4的另一个。
选择器315接收延迟时脉DCK1～DCK4，并根据一选择信号SSL从延迟时脉DCK1～DCK4中，选择一个输出。在本实施例中，选择器315的输出信号作为处理时脉T1。本发明并不限定选择器315的电路架构。在一可能实施例中，选择器315为一多工器(multiplexer)。
控制器316根据一预设值产生选择信号SSL。在一可能实施例中，控制器316具有一暂存器(未显示)，用以存储该预设值。在另一可能实施例中，该预设值存储于一外部存储器(未显示)。在此例中，该外部存储器可能位于控制器316之外，或是位于延迟器112之外。在其它实施例中，控制器316可能设置于延迟器112之外。
图4A为本发明的设定电路130的操作示意图。如图所示，当输入时脉CKIV及处理时脉T1均为第二位准(如高位准)时，重置时脉CKR为第二位准。在此例中，当反相时脉CKIV或处理时脉T1为第一位准(如低位准)时，重置时脉CKR为第一位准。在其它实施例中，第一位准为高位准，并且第二位准为低位准。
在本实施例中，处理时脉T1落后反相时脉CKIV，并且处理时脉T1与反相时脉CKIV之间的时间差等于延迟时间D3。在本实施例中，延迟时间D3小于或等于反相时脉CKIV的一半周期，其中反相时脉CKIV的周期等于输入时脉CKIN的周期。在另一可能实施例中，延迟时间D3约略等于反相时脉CKIV的一半周期。在其它实施例中，延迟时间D3约略等于反相时脉CKIV的四分的一周期。
图4B为本发明的设定电路140的操作示意图。如图所示，当输入时脉CKIN及处理时脉T2均为第二位准(如高位准)时，设定时脉CKS为第二位准。在此例中，当输入时脉CKIN或处理时脉T2为第一位准(如低位准)时，设定时脉CKS为第一位准。在本实施例中，第一位准为低位准，第二位准为高位准，但并非用以限制本发明。在其它实施例中，第一位准为高位准，并且第二位准为低位准。
在本实施例中，处理时脉T2落后输入时脉CKIN，并且处理时脉T2与输入时脉CKIN之间的时间差等于延迟时间D4。在本实施例中，延迟时间D4小于或等于输入时脉CKIN的一半周期。在另一可能实施例中，延迟时间D4约略等于输入时脉CKIN的一半周期。
图4C为本发明的设定电路150的操作示意图。在本实施例中，设定时脉CKS的上升边缘用以控制设定电路150，使得设定电路150将输出时脉CKOUT的位准从第一位准改变至第二位准，并维持在第二位准。另外，重置时脉CKR的上升边缘用以控制设定电路150，使得设定电路150将输出时脉CKOUT的位准从第二位准改变至第一位准，并维持在第一位准。在本实施例中，第一位准为低位准，第二位准为高位准，但并非用以限制本发明。在其它实施例中，第一位准为高位准，并且第二位准为低位准。
图5为本发明的输出时脉的示意图。当输入时脉CKIN具有突波511时，突波511可能引起突波513及515。在此例中，即使设定时脉CKS具有突波513，并且重置时脉CKR具有突波515，由于设定电路150根据设定时脉CKS的上升边缘设定输出时脉CKOUT维持在高位准，并根据重置时脉CKR的上升边缘设定输出时脉CKOUT维持在低位准，故输出时脉CKOUT并不会受到突波513及515的影响。
图6为本发明的时脉滤波方法的流程示意图。本发明的时脉滤波方法用以滤除一输入时脉的突波，并产生一输出时脉。首先，反相一输入时脉，用以产生一反相时脉(步骤S611)。接着，延迟反相时脉，用以产生一第一处理时脉(步骤S612)。在本实施例中，第一处理时脉落后反相时脉，并且第一处理时脉与反相时脉的时间差等于一第一延迟时间。在一可能实施例中，第一延迟时间小于或等于输入时脉的1/2周期。
延迟输入时脉，用以产生一第二处理时脉(步骤S613)。在一可能实施例中，步骤S613先延迟输入时脉，用以产生一延迟时脉，再缓冲该延迟时脉，用以产生第二处理时脉。在本实施例中，第二处理时脉落后输入时脉，并且第二处理时脉与输入时脉的时间差为一第二延迟时间。在一可能实施例中，第二延迟时间等于第一延迟时间。在另一可能实施例中，步骤S613先缓冲输入时脉，用以产生一缓冲时脉，再延迟缓冲时脉，用以产生第二处理时脉。在此例中，第二处理时脉与缓冲时脉之间的时间差等于一第三延迟时间。在一可能实施例中，第三延迟时间小于或等于输入时脉的1/2周期。在另一可能实施例中，第三延迟时间等于第一延迟时间。在其它实施例中，第三延迟时间约等于输入时脉的1/4周期。
根据反相时脉及第一处理时脉的位准产生一重置时脉(步骤S614)。在一可能实施例中，当反相时脉或第一处理时脉为第一位准(如低位准)时，重置时脉为第一位准。然而，当反相时脉及第一处理时脉均为第二位准(如高位准)时，重置时脉为第二位准。
根据输入时脉及第二处理时脉的位准产生一设定时脉(步骤S615)。在一可能实施例中，当输入时脉或第二处理时脉为第一位准(如低位准)时，设定时脉为第一位准。当输入时脉及第二处理时脉均为第二位准(如高位准)时，设定时脉为第二位准。
根据设定时脉及重置时脉产生输出时脉(步骤S616)。在一可能实施例中，当设定时脉由第一位准(如低位准)变化至第二位准(如高位准)时，输出时脉为第二位准。当重置时脉由第一位准变化至第二位准时，输出时脉为第一位准。
本发明的方法，或特定型态或其部分，可以以程序码的型态存在。程序码可存储于实体媒体，如软盘、光碟片、硬盘、或是任何其他机器可读取(如电脑可读取)存储媒体，亦或不限于外在形式的电脑程序产品，其中，当程序码被机器，如电脑载入且执行时，此机器变成用以参与本发明的装置。程序码也可通过一些传送媒体，如电线或电缆、光纤、或是任何传输型态进行传送，其中，当程序码被机器，如电脑接收、载入且执行时，此机器变成用以参与本发明的装置。当在一般用途处理单元实作时，程序码结合处理单元提供一操作类似于应用特定逻辑电路的独特装置。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中相关技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种时脉滤波器，其特征在于，滤除一输入时脉的突波，用以产生一输出时脉，并包括：
一第一延迟电路，反相该输入时脉，用以产生一反相时脉，并延迟该反相时脉，用以产生一第一处理时脉；
一第二延迟电路，延迟该输入时脉，用以产生一第二处理时脉；
一第一设定电路，根据该反相时脉及该第一处理时脉产生一重置时脉；
一第二设定电路，根据该输入时脉及该第二处理时脉产生一设定时脉；以及
一第三设定电路，根据该设定时脉及该重置时脉产生该输出时脉，其中当该设定时脉由一第一位准变化至一第二位准时，该第三设定电路设定该输出时脉为该第二位准，当该重置时脉由该第一位准变化至该第二位准时，该第三设定电路设定该输出时脉为该第一位准。
2.如权利要求1所述的时脉滤波器，其特征在于，该第一延迟电路具有一第一延迟时间，该第二延迟电路具有一第二延迟时间，该第一延迟时间等于该第二延迟时间。
3.如权利要求1所述的时脉滤波器，其特征在于，该第一延迟电路包括：
一反相器，反相该输入时脉，用以产生该反相时脉；以及
一第一延迟器，延迟该反相时脉，用以产生该第一处理时脉。
4.如权利要求3所述的时脉滤波器，其特征在于，该第二延迟电路包括：
一缓冲器，接收该输入时脉，用以产生一缓冲时脉；以及
一第二延迟器，延迟该缓冲时脉，用以产生该第二处理时脉。
5.如权利要求4所述的时脉滤波器，其特征在于，该第一延迟器具有一第一延迟时间，该第二延迟器具有一第二延迟时间，该第一延迟时间及第二延迟时间小于或等于该输入时脉的1/2周期。
6.如权利要求1所述的时脉滤波器，其特征在于，该第三设定电路为一SR正反器。
7.一种时脉滤波方法，其特征在于，用以滤除一输入时脉的突波，并产生一输出时脉，该时脉滤波方法包括：
反相该输入时脉，用以产生一反相时脉；
延迟该反相时脉，用以产生一第一处理时脉；
延迟该输入时脉，用以产生一第二处理时脉；
根据该反相时脉及该第一处理时脉的位准产生一重置时脉；
根据该输入时脉及该第二处理时脉的位准产生一设定时脉；以及
根据该设定时脉及该重置时脉产生该输出时脉，其中当该设定时脉由一第一位准变化至一第二位准时，该输出时脉为该第二位准，当该重置时脉由该第一位准变化至该第二位准时，该输出时脉为该第一位准。
8.如权利要求7所述的时脉滤波方法，其特征在于，延迟该输入时脉，用以产生该第二处理时脉的步骤包括：
缓冲该输入时脉，用以产生一缓冲时脉；以及
延迟该缓冲时脉，用以产生该第二处理时脉。
9.如权利要求8所述的时脉滤波方法，其特征在于，该第一处理时脉与该反相时脉之间的时间差等于一第一延迟时间，该第二处理时脉与该缓冲时脉之间的时间差等于一第二延迟时间，该第一延迟时间及第二延迟时间小于或等于该输入时脉的1/2周期。
10.如权利要求9所述的时脉滤波方法，其特征在于，当该反相时脉或该第一处理时脉为该第一位准时，该重置时脉为该第一位准，当该反相时脉及该第一处理时脉均为该第二位准时，该重置时脉为该第二位准。
CN201711259596.7A 2017-09-19 2017-12-04 时脉滤波器及时脉滤波方法 Active CN109546995B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106132093A TWI638521B (zh) 2017-09-19 2017-09-19 時脈濾波器及時脈濾波方法
TW106132093 2017-09-19

Publications (2)

Publication Number Publication Date
CN109546995A true CN109546995A (zh) 2019-03-29
CN109546995B CN109546995B (zh) 2023-07-28

Family

ID=64797570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711259596.7A Active CN109546995B (zh) 2017-09-19 2017-12-04 时脉滤波器及时脉滤波方法

Country Status (3)

Country Link
US (1) US10326433B2 (zh)
CN (1) CN109546995B (zh)
TW (1) TWI638521B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789114B (zh) * 2021-11-12 2023-01-01 新唐科技股份有限公司 時脈濾波裝置、時脈濾波器與脈波產生器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795022A (ja) * 1993-09-22 1995-04-07 Toshiba Corp 遅延回路
US20040135606A1 (en) * 2002-12-02 2004-07-15 Hisao Takahashi Circuit and method for inducing jitter to a signal
CN1937406A (zh) * 2005-09-21 2007-03-28 精工电子有限公司 噪音滤波器电路
CN104901656A (zh) * 2015-06-19 2015-09-09 中国电子科技集团公司第二十四研究所 数字滤波去抖动的方法及其装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222791B1 (en) * 2000-06-15 2001-04-24 Artisan Components, Inc. Slew tolerant clock input buffer and a self-timed memory core thereof
US6661262B1 (en) * 2002-06-20 2003-12-09 International Business Machines Corporation Frequency doubling two-phase clock generation circuit
US20060082391A1 (en) * 2004-10-15 2006-04-20 David Hsu Set-reset (S-R) latch based deglitch circuit
US7411427B1 (en) * 2006-07-28 2008-08-12 Zilog, Inc. Clock input filter circuit
KR100955675B1 (ko) * 2007-08-23 2010-05-06 주식회사 하이닉스반도체 클럭 펄스 발생 회로
TWI359345B (en) * 2007-11-23 2012-03-01 Holtek Semiconductor Inc Clock switching apparatus with no glitch and metho
CN102073008B (zh) * 2010-11-08 2013-05-01 龙芯中科技术有限公司 片上时钟不确定性的测量电路装置及系统
US8913441B2 (en) 2012-05-22 2014-12-16 SanDisk Technologies, Inc. Enhanced glitch filter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795022A (ja) * 1993-09-22 1995-04-07 Toshiba Corp 遅延回路
US20040135606A1 (en) * 2002-12-02 2004-07-15 Hisao Takahashi Circuit and method for inducing jitter to a signal
CN1937406A (zh) * 2005-09-21 2007-03-28 精工电子有限公司 噪音滤波器电路
CN104901656A (zh) * 2015-06-19 2015-09-09 中国电子科技集团公司第二十四研究所 数字滤波去抖动的方法及其装置

Also Published As

Publication number Publication date
US20190089339A1 (en) 2019-03-21
CN109546995B (zh) 2023-07-28
TWI638521B (zh) 2018-10-11
TW201916589A (zh) 2019-04-16
US10326433B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
TWI492062B (zh) 用於程式化狀態機引擎之方法與裝置
US20160173289A1 (en) Physically uncloneable function device using mram
JPWO2005121827A1 (ja) タイミング発生器および半導体試験装置
US9405877B1 (en) System and method of fast phase aligned local generation of clocks on multiple FPGA system
JP2016538538A (ja) エッジステアリングを備えた自動試験システム
WO2018120612A1 (zh) 一种数据采样方法、芯片和计算机存储介质
JP2017038247A (ja) 再構成可能な半導体装置
US9536030B2 (en) Optimization of integrated circuit physical design
TW490931B (en) Clock generator having a deskewer and method for reducing clock skew
JP2008186252A (ja) テストベンチ生成機能を有する動作合成装置と方法及びプログラム
US20130055186A1 (en) System and method for clock network meta-synthesis
CN109546995A (zh) 时脉滤波器及时脉滤波方法
CN105388817A (zh) 脉冲的生成方法及装置
US10169527B2 (en) Accurate statistical timing for boundary gates of hierarchical timing models
US20140245088A1 (en) Semiconductor test device and semiconductor test method
CN105591631B (zh) 脉冲产生器
US20150035561A1 (en) Apparatus and method for correcting output signal of fpga-based memory test device
US10145892B2 (en) Increasing the resolution of on-chip measurement circuits
CN208460003U (zh) I2c从地址生成装置及芯片
JP3953250B2 (ja) 非同期回路の検証方法
KR100601309B1 (ko) 고속의 데이터를 처리할 수 있는 메모리 제어장치
KR20090001177A (ko) 이미지 센싱 신호의 발생 방법 및 장치
US9385717B1 (en) Level-sensitive two-phase single-wire latch controllers without contention
US20180089351A1 (en) Method to increase performance when modeling random latch values
US12019510B2 (en) Random number generator

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant