CN103247346B - 延迟线结构的量测初始化路径以及执行量测初始化的方法 - Google Patents

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Abstract

本发明公开了一种决定延迟线结构的量测初始化的量测初始化路径和于延迟线结构执行量测初始化的方法。所述量测初始化路径包含前向路径、第一输出路径及第二输出路径。所述前向路径包含互相串接的多个延迟级。所述第一输出路径耦接于所述前向路径的延迟级的至少一输出，其中延迟级的至少一输出向前馈入到所述前向路径。所述第二输出路径耦接于所述前向路径的延迟级的至少一输出，其中延迟级的至少一输出向前馈入到所述前向路径。当信号经由所述量测初始化路径来传递时，所述信号会接连经由所述前向路径的延迟级、所述第一输出路径的延迟级及所述第二输出路径的延迟级来传递，以执行量测初始化。所述量测初始化路径无需离开树,以确保更佳的准确性。

Description

延迟线结构的量测初始化路径以及执行量测初始化的方法
技术领域
本发明涉及延迟线(delayline)，特别涉及一种整合量测初始化路径(measureinitializationpath)的不具有离开树(exittree)的延迟线。
背景技术
标准的动态随机存取存储器(DynamicRandomAccessMemory，DRAM)需要依据相当精确的时脉时序(clocktiming)来运作。多个内部产生的时脉信号(internallygeneratedclocksignal)用于执行动态随机存取存储器的多种操作，其中上述的多个内部信号是依据一外部时脉(externalclock)来产生，而所述外部时脉被输入到动态随机存取存储器芯片(chip)之中的一延迟线，并且被延迟了一预定时间。为了使动态随机存取存储器能够正确地运作，所述多个内部(延迟)信号必须与所述外部信号(即，所述外部时脉)同步，换言之，上述两种信号的上升沿(rise)及下降沿(fall)都必须对齐，因此，在所述延迟线中所延迟的所述预定时间必须被准确地决定。
标准的延迟线包含彼此互相串接的多个延迟元件(例如，与非门(NANDgate))，其中每一延迟元件会使被传递的信号再增加一额外的延迟时间。为了输出被延迟的信号，某些延迟线是包含一多层离开树(multi-layerexittree)架构，其中所述多层离开树架构包含耦接于主延迟线(maindelayline)(前向延迟线(forwarddelayline))的多个延迟级(stage)(其包含额外的延迟元件)。另外，增加上述的多层架构也表示会增加额外的逻辑门(gate)至前向延迟路径(forwarddelaypath)，进而引发较严重的占空比失真(DutyCycleDistortion)以及较高的电源灵敏度(PowerSupplySensitivity)。
为了解决上述问题，另外有延迟线利用纳入耦接于每一与非单元(NANDcell)(即，延迟元件)的共同进入点(commonentrypoint)于其中，来将离开树整合于延迟线之中，然而，此方法虽然解决了上述延迟线所引起的前向路径延迟减少的问题，却需要有庞大的负载以启动所有的共同进入点，并且会引发另一占空比及电源敏感度的节点问题(nodeissue)。
利用将离开树与延迟线合并，不仅可减少负载，另可降低占空比失真以及电源敏感度。请参阅图1，图1是不具有离开树的一延迟线的示意图。如图1所示，延迟线100包含具多对串联的与非门的一中央链(centralchain)、具多个串联的与非门(耦接于与非门对(NANDpair)的一链)的一输出线OutEven以及具多个串联的与非门(耦接于与非门对的另一链)的一输出线OutOdd。所述中央链自输入线IN接收一信号、输出线OutEven输出一经延迟后的信号，以及输出线OutOdd则输出一经延迟后的信号。虽然上述两输出信号彼此之间互为延迟，但仍需要进行同步处理(例如，以正或负的静态相位差(staticphasedifference)来进行同步处理)，因此，对于延迟处理来说，上述两输出级能够互相匹配是非常重要的。
上述的延迟线架构的缺点是其不适用于快速量测初始化(fastmeasureinitialization)。量测初始化是一种利用建立每一级的延迟时间来将一延迟线设定为一正确延迟时间的技术，使得一初始起点(initialstartingpoint)或最终离开点(finalexitpoint)得以依据每一需要的延迟时间来被正确地选择。当将一信号输入到所述延迟线时，仅有最后一个离开点会被赋能，使得所述信号会经由所述延迟线之中所有可能的延迟级来传递，因此，输入缓冲延迟(bufferdelay)及输出缓冲延迟均可被决定之，以及所述延迟线可被设定为具有一正确初始延迟时间以达成快速同步处理(fastsynchronization)。然而，图1所示的系统仅可经由上述两输出缓冲级(bufferstage)的其中之一(即，输出线OutOdd或输出线OutEven)来传递信号，使得将所述延迟线正确地初始化(例如，采用二分查找(binarysearch))会需要较长的时间，因此，所述延迟线很容易遭受突波(glitch)的影响而可能造成执行错误。再者，如上所述，信号是撷取(tap)于两输出级(即，输出线OutOdd及输出线OutEven)，因此，若系统中的逻辑门并非完全相同时，输出线OutOdd的信号及输出线OutEven的信号可能会互为反相位(outofphase)。
发明内容
有鉴于此，本发明的目的在于提供一种不具有离开树的延迟线，其可利用确认量测初始化路径是否为实际信号路径的真实呈现或者完全等于实际信号路径，来支持量测初始化。
依据本发明的实施例，其提供一种决定一延迟线结构的量测初始化的量测初始化路径。所述量测初始化路径包含一前向路径、一第一输出路径以及一第二输出路径。所述前向路径包含彼此互相串接的多个延迟级，其中每一延迟级包含至少一对并联的与非门。所述第一输出路径耦接于所述前向路径的一延迟级的至少一输出，且包含多个延迟级，其中每一延迟级对应于所述前向路径的一延迟级，并且包含一与非门。所述多个延迟级之中的至少一延迟级的一输出向前馈入到所述前向路径。所述第二输出路径耦接于所述前向路径的一延迟级的至少一输出，并且包含多个延迟级，其中每一延迟级对应于所述前向路径的一延迟级，并且包含一与非门。所述多个延迟级之中的至少一延迟级的一输出向前馈入到所述前向路径。当一输入信号经由所述量测初始化路径来传递时，所述输入信号会接连经由所述前向路径的一延迟级、所述第一输出路径的一延迟级及所述第二输出路径的一延迟级来传递，以执行量测初始化。
在一第一实施例中，所述前向路径之中除了一第一延迟级之外的每一延迟级还包含一多路复用器。所述多路复用器用来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前延迟级所输出的一输出，并且选择性地依据一第一控制信号以经由所对应的所述前向路径的一延迟级的所述一对并联的与非门的其中之一与非门来传递所述输入信号。当所述多个延迟级的其中之一延迟级的一多路复用器接收到一第二控制信号时，所述输入信号会经由所对应的所述延迟级的所述一对并联的与非门的其中之另一与非门来传递。
在一第二实施例中，专门用于量测的路径并联于一实际信号路径。所述第一输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，以及所述第二输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，使得当所述输入信号接连经由所述前向路径的一延迟级、所述第一输出路径的一延迟级以及所述第二输出路径的一延迟级来传递时，所述输入信号会经由所述第一输出路径及所述第二输出路径之中所有的延迟级来传递。
在一第三实施例中，所述前向路径之中除了一第一延迟级之外的每一延迟级还包含并联于所述一对并联的与非门的一具有三个输入的与非门。每一具有三个输入的与非门用来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前延迟级所输出的一输出。每一具有三个输入的与非门依据一量测初始化赋能信号来接收所述输入信号以作为一输出，以及当每一第三与非门并未接收所述量测初始化赋能信号时，所述输入信号会经由所对应的所述一对并联的与非门的其中之一与非门来传递。所述前向路径之中的每一对并联的与非门会接收一延迟逻辑信号及一离开赋能信号，以及所述输入信号依据所对应的所述延迟逻辑信号及所述离开赋能信号以选择性地经由每一对并联的与非门的其中之一与非门来传递。所述量测初始化路径还包含一移位寄存器及控制逻辑电路，其用以提供所述量测初始化赋能信号、所述延迟逻辑信号以及所述离开赋能信号。
一种于一延迟线结构执行量测初始化的方法，包含：提供包含彼此互相串接的多个延迟级的一前向路径，其中每一延迟级包含至少一对并联的与非门；提供耦接于所述前向路径的一延迟级的至少一输出的一第一输出路径，其中所述第一输出路径包含多个延迟级，以及每一延迟级包含一与非门并对应于所述前向路径的一延迟级；提供耦接于所述前向路径的一延迟级的至少一输出的一第二输出路径，其中所述第二输出路径包含多个延迟级，以及每一延迟级包含一与非门并对应于所述前向路径的一延迟级；将一输入信号输入到所述前向路径；传递所述输入信号到所述第一输出路径及所述第二输出路径两者的其中之一输出路径；以及将所述第一输出路径或所述第二输出路径的一输出向前馈入到所述前向路径，使得所述输入信号接连经由所述前向路径的一延迟级、所述第一输出路径的一延迟级及所述第二输出路径的一延迟级来传递，以执行量测初始化。
本发明提供多种可与量测初始化整合且无需离开树的延迟线架构，可运用一延迟线的内部及外部与非门来执行量测初始化，以确保更佳的准确性，再者，其也解决了传统多层离开树架构所需的大量负载的问题。
附图说明
图1是不具有离开树的传统延迟线的示意图。
图2是本发明整合量测初始化路径的不具有离开树的延迟线的一第一实施例的示意图。
图3是一信号经由图2所示的延迟线来传递以进行量测初始化的示意图。
图4是本发明量测初始化路径的一第二实施例的示意图。
图5是一信号经由图3所示的量测初始化路径来传递的示意图。
图6是本发明整合量测初始化路径的不具有离开树的延迟线的一第三实施例的示意图。
图7是一信号经由图6所示的延迟线来传递以进行量测初始化的的示意图。
其中，附图标记说明如下：
100、200、400延迟线
300量测初始化路径
410移位寄存器及控制逻辑电路
In输入线
OutOdd、OutEven输出线
OutM<1>～OutM<6>撷取点的信号
MeasEn量测初始化赋能信号
MeasEnF反相量测初始化赋能信号
OutOddCLK、OutEvenCLK输出线时脉
CLKIN输入线时脉
ExitEn<1>～ExitEn<4>离开赋能信号
ExitEnF<1>～ExitEnF<4>反相离开赋能信号
D<1>～D<4>延迟逻辑信号
具体实施方式
本发明所提供的多个实施例设计通过可合并量测初始化的延迟线(无需离开树的多层架构)来对信号进行延迟。本发明所提供的技术不仅可同时维持准确性及节省电源，并可实现快速信号同步处理。
请参阅图2，图2是本发明延迟线架构的一第一实施例的示意图。由图2可知，除了延迟线200在主延迟线(前向延迟线)上还包含多个多路复用器(multiplexer)之外，图2所示的架构与第1图所示的架构极为相似，所述多个多路复用器是由信号逻辑(signallogic)来控制，其可依据一第一控制信号来致使一输入信号沿着整个信号路径来传递以进行量测初始化，或是依据一第二控制信号来致使所述输入信号离开所述延迟线架构(经由输出线OutOdd及输出线OutEven的路径)。举例来说，假若将一信号输入到延迟线200的输入线IN，且经由对应输入线IN的第一下方与非门以及对应输出线OutOdd的第一与非门来传递，当所述第一控制信号被输入到一第一多路复用器时，所述信号会经由所述第一多路复用器传递出去，并沿着前向路径继续传递而不会直接于输出线OutOdd输出；然而，当所述第二控制信号被输入至所述第一多路复用器时，所述信号会直接于输出线OutOdd输出。这样，经整合后的延迟线可用于对输入信号进行一般的延迟操作以及量测初始化。在执行量测初始化的期间，不仅所有的离开点会被赋能以供量测之用，所述信号也会经由所述第一多路复用器而向前馈入。
请参阅图3，图3是一信号经由整个延迟线来传递以进行量测初始化的示意图。由图3可知，因为每一多路复用器接收一第一控制信号，所以所有的多路复用器的输出均为所述信号。另外，此技术可准确地同时决定前向路径及两输出路径的延迟时间，举例来说，假若输出线OutEven上的信号预定要被延迟两级(前向路径上的两个与非门以及输出路径上的两个与非门)以及输出线OutOdd上的信号预定要被延迟一级(前向路径上的一个与非门以及输出路径上的一个与非门)，量测初始化路径则可完整地决定输出线OutOdd的路径的延迟时间以及决定输出线OutEven的路径的四个与非门之中的三个输出。以上机制可确保量测初始化的准确性落在一个延迟级之内。
在另一实施例中，则是利用相同的多个逻辑闸(延迟级)来实现分开的量测初始化信号路径，其中所述多个逻辑闸可用在延迟线以进行一般延迟操作。请参阅图4，图4是本发明延迟线架构(即，量测初始化路径300)的一第二实施例的示意图。由图4可知，相比较于图2，除了没有多路复用器以及输出路径之外，量测初始化路径300的电路架构与延迟线200的电路架构极为相似。取而代之的是，一先前延迟级(previousdelaystage)的一返回信号(returnsignal)会直接传递到所述前向路径，此外，在并未形成图3所示的量测初始化路径的一部份的每一输出路径之中，其所对应的与非门会被移除。在即将是每一离开点的地方，延迟时间会被撷取以及测量。关于撷取点(tappoint)以及信号路径，其绘示于图5，由图5可知，撷取点的信号OutM<1>决定了一第一延迟级的延迟时间，撷取点的信号OutM<2>决定了一第二延迟级的延迟时间，以此类推。
在此实施例中，需要有一分开的延迟线以产生内部延迟信号。所述延迟线可具有第1图所示的相同的架构。如果相同信号门可用在延迟线100以及量测初始化路径300之中，在量测初始化路径300所决定的延迟时间则会相同于延迟线100所产生的延迟时间，举例来说，当在输出线OutEven的一信号预定要被延迟两个延迟级，所延迟的延迟时间应与撷取点的信号OutM<2>所撷取的延迟时间相匹配。在量测初始化路径中，其利用经由四个与非门传递的信号来决定。假若用于量测初始化路径300的电路架构之中的多个与非门同样用来建构延迟线100，以及用在撷取点的信号OutM<1>的一与非门同样用来作为输出线OutEven上的第一输出与非门，则量测初始化路径上所决定的延迟时间应会相同于被延迟了两延迟级的一信号所遭受的延迟时间。在此实施例中，节省了延迟线200的电路架构中的多个多路复用器所需的负载，但却需要较大的面积，这是因为同时需要分开的量测初始化路径以及延迟线。上述机制相比较于第一实施例所述的概念来说，具有较高的时脉频率(clockfrequency)以及较佳的准确性。
图2以及图4所示的实施例均可利用一延迟线的内部及外部的与非门来执行量测初始化，使得实际的粗调单元(coarseunit)的延迟时间可被准确地决定及初始化。
在另一实施例中，则是将图2所示的第一实施例的一延迟线整合于一量测初始化路径，然而，此实施例并未利用多路复用器，而是利用由赋能信号(enablesignal)所控制的并联的与非门来传递所述信号并且控制量测初始化与一般延迟线操作之间的运作，此外，上述方法具有不会对所传递的信号增加额外延迟(延迟线200的电路架构中的多路复用器会具有额外被引发的延迟)的优点。
请参阅图6，图6是具有整合量测初始化路径的一延迟线400的示意图。延迟线400耦接于一移位寄存器及控制逻辑电路(shiftregisterandcontrollogiccircuit)410，其用以赋能控制逻辑。由图6可知，在前向路径之中利用了一额外的与非门以在一般延迟线操作期间传递信号，这表示在个别输出线之中的两与非门将会需要三个输入而不是两个输入。再者，如上述第二实施例所示，为了要得到多个延迟结果，多个输出是在量测初始化的期间被撷取出来，这些经撷取而得到的延迟结果会被传递至移位寄存器及控制逻辑电路410。一反相量测赋能信号(inversemeasureenablesignal)MeasEnF会被输入到前向路径的第一上方与非门，也会被输入到耦接于前向路径的第一下方与非门的一附加与非门(additionalNAND)，其中所述附加与非门具有一第二输入信号ExitEnF<1>。另外，多个量测初始化赋能信号(measureinitializationenablesignal)MeasEn会被输入到前向路径之中的每一与非门，其中前向路径耦接于一先前延迟级的一返回信号，此外，多个离开赋能信号(exitenablesignal)ExitEn<n>会被输入至前向路径之中的每一中间与非门，以及多个延迟逻辑信号D<n>会被输入至前向路径，其中多个延迟逻辑信号D<n>指示出一信号会需要经过多少个延迟级。
图7是一信号经由整个延迟线来传递以进行量测初始化的示意图。使用移位寄存器及控制逻辑电路410所控制的所述多个逻辑信号，会使得一部份的与非门会被开启，以及剩余的与非门则会被关闭，以致所述信号可经由所有可能的延迟级来传递。由于前文曾提及，所述信号于许多不同的离开点也会被撷取，如移位寄存器及控制逻辑电路410的多个输入OutM<n>所示，因而可得知每一延迟级准确的延迟时间。当延迟线正在运作时，虽然所述延迟逻辑信号会经由前向路径之中不同的与非门来传递，但使用并联的与非门的设计可确保于量测初始化期间的延迟仍然维持不变。
由于本领域的技术人员在阅读上述说明以及参照图6及图7所示的逻辑信号之后，应可轻易地了解，在一般延迟操作的情形下，信号经由延迟线来传递的相关运作，因此，进一步的说明在此便不再赘述。
简言之，本发明提供了多种可与量测初始化整合且无需离开树的延迟线架构，可运用一延迟线的内部及外部与非门来执行量测初始化，以确保更佳的准确性，再者，其也解决了传统多层离开树架构所需的大量负载的问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种决定一延迟线结构的量测初始化的量测初始化路径，其特征在于，包含：
一前向路径，包含：
多个延迟级，彼此互相串接，其中每一延迟级包含：
至少一对并联的与非门；
一第一输出路径，耦接于所述前向路径的一延迟级的至少一输出，所述第一输出路径包含：
多个延迟级，其中所述第一输出路径的每一延迟级包含一与非门，并且耦接于所述前向路径的一与非门，且所述第一输出路径的所述多个延迟级之中的至少一延迟级的一输出向前馈入到所述前向路径；以及
一第二输出路径，耦接于所述前向路径的一延迟级的至少一输出，所述第二输出路径包含：
多个延迟级，其中所述第二输出路径的每一延迟级包含一与非门，并且耦接于所述前向路径的一与非门，且所述第二输出路径的所述多个延迟级之中的至少一延迟级的一输出向前馈入到所述前向路径；
其中当一输入信号经由所述量测初始化路径来传递时，所述输入信号会接连经由所述前向路径的一延迟级、对应于所述前向路径的所述延迟级的所述第一输出路径的一延迟级、所述前向路径的下一个延迟级及对应于所述前向路径的所述下一个延迟级的所述第二输出路径的一延迟级来传递，直到所述输入信号被所述第一输出路径或所述第二输出路径其中一者所输出，以执行量测初始化。
2.如权利要求1所述的量测初始化路径，其特征在于，所述前向路径之中除了一第一延迟级之外的每一延迟级还包含：
一多路复用器，用来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前对应的延迟级所输出的一输出，并且选择性地依据一第一控制信号以经由所对应的所述前向路径的一延迟级的所述一对并联的与非门的其中之一与非门来传递所述输入信号。
3.如权利要求2所述的量测初始化路径，其特征在于，当所述前向路径的所述多个延迟级的其中之一延迟级的一多路复用器接收到一第二控制信号时，所述输入信号会经由所对应的所述延迟级的所述一对并联的与非门的其中的另一与非门来传递。
4.如权利要求1所述的量测初始化路径，其特征在于，所述输入信号在每一延迟级的一延迟是依据所述第一输出路径的一输出及所述第二输出路径的一输出来加以决定。
5.如权利要求1所述的量测初始化路径，其特征在于，所述第一输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，以及所述第二输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，使得当所述输入信号接连经由所述前向路径的一延迟级、对应于所述前向路径的所述延迟级的所述第一输出路径的一延迟级以及对应于所述前向路径的所述下一个延迟级的所述第二输出路径的一延迟级来传递时，所述输入信号会经由所述第一输出路径及所述第二输出路径之中所有的延迟级来传递。
6.如权利要求5所述的量测初始化路径，其特征在于，所述输入信号于所述前向路径的每一延迟级的一延迟是利用撷取所述第一输出路径的每一延迟级及所述第二输出路径的每一延迟级来决定。
7.如权利要求1所述的量测初始化路径，其特征在于，所述前向路径之中除了一第一延迟级之外的每一延迟级还包含：
一第三与非门，并联于所述一对并联的与非门，用来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前对应的延迟级所输出的一输出。
8.如权利要求7所述的量测初始化路径，其特征在于，每一第三与非门依据一量测初始化赋能信号来接收所述输入信号以作为一输出，以及当每一第三与非门并未接收所述量测初始化赋能信号时，所述输入信号会经由所对应的所述一对并联的与非门的其中之一与非门来传递。
9.如权利要求8所述的量测初始化路径，其特征在于，所述前向路径之中的每一对并联的与非门接收一延迟逻辑信号及一离开赋能信号，以及所述输入信号依据所对应的所述延迟逻辑信号及所述离开赋能信号以选择性地经由每一对并联的与非门的其中之一与非门来传递。
10.如权利要求9所述的量测初始化路径，其特征在于，还包含：
一移位寄存器及控制逻辑电路，耦接于所述前向路径、所述第一输出路径以及所述第二输出路径，用以提供所述量测初始化赋能信号、所述延迟逻辑信号以及所述离开赋能信号。
11.如权利要求10所述的量测初始化路径，其特征在于，所述输入信号在每一延迟级的一延迟是依据所述移位寄存器及控制逻辑电路所接收的所述第一输出路径的一输出以及所述第二输出路径的一输出来加以决定。
12.一种于一延迟线结构执行量测初始化的方法，其特征在于，包含：
提供包含彼此互相串接的多个延迟级的一前向路径，其中每一延迟级包含至少一对并联的与非门；
提供耦接于所述前向路径的一延迟级的至少一输出的一第一输出路径，其中所述第一输出路径包含多个延迟级，所述第一输出路径的每一延迟级包含一与非门，所述第一输出路径的所述与非门耦接于所述前向路径的一对应的延迟级的一与非门；
提供耦接于所述前向路径的一延迟级的至少一输出的一第二输出路径，其中所述第二输出路径包含多个延迟级，以及所述第二输出路径的每一延迟级包含一与非门，所述第二输出路径的所述与非门耦接于所述前向路径的一对应的延迟级的一与非门；
将一输入信号输入到所述前向路径；
传递所述输入信号到所述第一输出路径及所述第二输出路径两者的其中之一输出路径；以及
将所述第一输出路径或所述第二输出路径的一输出向前馈入到所述前向路径，使得所述输入信号接连经由所述前向路径的一延迟级、对应于所述前向路径的所述延迟级的所述第一输出路径的一延迟级、所述前向路径的下一个延迟级、对应于所述前向路径的所述下一个延迟级的所述第二输出路径的一延迟级来传递，直到所述输入信号被所述第一输出路径以及所述第二输出路径其中一者所输出，以执行量测初始化。
13.如权利要求12所述的方法，其特征在于，还包含：
提供一多路复用器于所述前向路径之中除了一第一延迟级之外的每一延迟级；以及
将所述第一输出路径或所述第二输出路径的一输出向前馈入至所述前向路径，使得所述输入信号接连经由所述前向路径的一延迟级、所述第一输出路径的一延迟级及所述第二输出路径的一延迟级来传递，以执行量测初始化的步骤包含：
将一第一控制信号输入至每一多路复用器；以及
利用每一多路复用器来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前对应的延迟级所输出的一输出，并且选择性地依据一第一控制信号以经由所述前向路径所对应的一延迟级的所述一对并联的与非门的其中之一与非门来传递所述输入信号。
14.如权利要求13所述的方法，其特征在于，还包含：
将一第二控制信号输入到所述前向路径的所述多个延迟级中的一延迟级的每一多路复用器；以及
利用每一多路复用器来将所述输入信号经由所对应的所述延迟级的所述一对并联的与非门的其中之另一与非门来传递。
15.如权利要求12所述的方法，其特征在于，所述输入信号在每一延迟级的一延迟是依据所述第一输出路径的一输出及所述第二输出路径的一输出来加以决定。
16.如权利要求12所述的方法，其特征在于，所述第一输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，以及所述第二输出路径的每一延迟级对应于所述前向路径的每一其它延迟级，使得当所述输入信号会接连经由所述前向路径的一延迟级、对应于所述前向路径的所述延迟级的所述第一输出路径的一延迟级以及对应于所述前向路径的所述下一个延迟级的所述第二输出路径的一延迟级来传递时，所述输入信号会经由所述第一输出路径及所述第二输出路径之中所有的延迟级来传递。
17.如权利要求16所述的方法，其特征在于，所述输入信号于所述前向路径的每一延迟级的延迟是利用撷取所述第一输出路径的每一延迟级及所述第二输出路径的每一延迟级来决定。
18.如权利要求12所述的方法，其特征在于，还包含：
提供一第三与非门于所述前向路径之中除了一第一延迟级之外的每一延迟级，其中所述第三与非门并联于所述一对并联的与非门；以及
将所述第一输出路径或所述第二输出路径的一输出向前馈入至所述前向路径，使得所述输入信号接连经由所述前向路径的一延迟级、所述第一输出路径的一延迟级及所述第二输出路径的一延迟级来传递，以执行量测初始化的步骤包含：
利用所述第三与非门来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前对应的延迟级所输出的一输出。
19.如权利要求18所述的方法，其特征在于，利用所述第三与非门来接收所述输入信号以作为自所述第一输出路径及所述第二输出路径两者其中之一输出路径的一先前延迟级所输出的一输出的步骤包含：
产生一量测初始化赋能信号；以及
依据所述量测初始化赋能信号来利用每一第三与非门接收所述输入信号以作为一输出；以及
所述方法还包含：
当每一第三与非门并未接收所述量测初始化赋能信号时，将所述输入信号经由所对应的所述一对并联的与非门的其中之一与非门来传递。
20.如权利要求19所述的方法，其特征在于，所述输入信号输入至所述前向路径的步骤包含：
产生一延迟逻辑信号及一离开赋能信号至所述前向路径之中的每一对并联的与非门；以及
依据所对应的所述延迟逻辑信号及所述离开赋能信号以将所述输入信号选择性地经由每一对并联的与非门的其中之一与非门来传递。
21.如权利要求20所述的方法，其特征在于，还包含：
提供一移位寄存器及控制逻辑电路，其中所述移位寄存器及控制逻辑电路耦接于所述前向路径、所述第一输出路径及所述第二输出路径，并用以提供所述量测初始化赋能信号、所述延迟逻辑信号及所述离开赋能信号。
22.如权利要求21所述的方法，其特征在于，所述输入信号于每一延迟级的一延迟是依据所述移位寄存器及控制逻辑电路所接收的所述第一输出路径的一输出以及所述第二输出路径的一输出来加以决定。
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