TWI491177B - 決定延遲線結構之量測初始化的量測初始化路徑，以及於延遲線結構執行量測初始化的方法 - Google Patents

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Description

決定延遲線結構之量測初始化的量測初始化路徑，以及於延遲線結構執行量測初始化的方法
本發明係關於延遲線(delay line)，尤指一種整合量測初始化路徑(measure initialization path)之不具有離開樹(exit tree)的延遲線。
標準的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)需要依據相當精確的時脈時序(clock timing)來運作。複數個內部產生的時脈訊號(internally generated clock signal)係用於執行動態隨機存取記憶體之多種操作，其中上述之複數個內部訊號則是依據一外部時脈(external clock)來產生，而該外部時脈係被輸入至動態隨機存取記憶體晶片(chip)之中的一延遲線，並且被延遲了一預定時間。為了使動態隨機存取記憶體能夠正確地運作，該複數個內部(延遲)訊號必須與該外部訊號(亦即，該外部時脈)同步，換言之，上述兩種訊號的上升緣(rise)及下降緣(fall)都必須對齊，因此，於該延遲線中所延遲的該預定時間必須被準確地決定。
標準的延遲線包含彼此互相串接的複數個延遲元件(例如，反及閘(NAND gate))，其中每一延遲元件會使被傳遞的訊號再增加一額外的延遲時間。為了輸出被延遲的訊號，某些延遲線係包含一多層離開樹(multi-layer exit tree)架構，其中該多層離開樹架構係包含耦接於主延遲線(main delay line)(前向延遲線(forward delay line))之複數延遲級(stage)(其包含額外的延遲元件)。另外，增加上述之多層架構亦表示會增加額外的邏輯閘(gate)至前向延遲路徑(forward delay path)，進而引發較嚴重的工作週期失真(Duty Cycle Distortion)以及較高的電源靈敏度(Power Supply Sensitivity)。
為了解決上述問題，另有延遲線係藉由納入耦接於每一反及單元(NAND cell)(亦即，延遲元件)之共同進入點(common entry point)於其中，來將離開樹整合於延遲線之中，然而，此方法雖然解決了上述延遲線所引起之前向路徑延遲減少的問題，卻需要有龐大的負載以啟動所有的共同進入點，並會引發另一工作週期及電源敏感度之節點問題(node issue)。
藉由將離開樹與延遲線合併，不僅可減少負載，另可降低工作週期失真以及電源敏感度。請參閱第1圖，第1圖係為不具有離開樹之一延遲線的示意圖。如第1圖所示，延遲線100包含具複數對串聯之反及閘的一中央鏈(central chain)、具複數個串聯之反及閘(耦接於反及閘對(NAND pair)之一鏈)的一輸出線OutEven以及具複數個串聯之反及閘(耦接於反及閘對之另一鏈)的一輸出線OutOdd。該中央鏈係自輸入線IN接收一訊號、輸出線OutEven係輸出一經延遲後的訊號，以及輸出線OutOdd係輸出一經延遲後的訊號。雖然上述兩輸出訊號係彼此之間互為延遲，但仍需要進行同步處理(例如，以正或負的靜態相位差(static phase difference)來進行同步處理)，因此，對於延遲處理來說，上述兩輸出級能夠互相匹配是非常重要的。
上述之延遲線架構的缺點係為其不適用於快速量測初始化(fast measure initialization)。量測初始化係為一種利用建立每一級之延遲時間來將一延遲線設定為一正確延遲時間的技術，使得一初始起點(initial starting point)或最終離開點(final exit point)得以依據每一需要的延遲時間來被正確地選擇。當將一訊號輸入至該延遲線時，僅有最後一個離開點會被致能，使得該訊號會經由該延遲線之中所有可能的延遲級來傳遞，因此，輸入緩衝延遲(buffer delay)及輸出緩衝延遲均可被決定之，以及該延遲線可被設定為具有一正確初始延遲時間以達成快速同步處理(fast synchronization)。然而，第1圖所示之系統僅可經由上述兩輸出緩衝級(buffer stage)的其中之一(亦即，輸出線OutOdd或輸出線OutEven)來傳遞訊號，使得將該延遲線正確地初始化(例如，採用二元搜尋(binary search))會需要較長的時間，因此，該延遲線很容易遭受突波(glitch)的影響而可能造成執行錯誤。再者，如上所述，訊號係擷取(tap)於兩輸出級(亦即，輸出線OutOdd及輸出線OutEven)，因此，若系統中的邏輯閘並非完全相同時，輸出線OutOdd的訊號及輸出線OutEven的訊號可能會互為反相(out of phase)。
有鑑於此，本發明的目的在於提供一種不具有離開樹之延遲線，其可利用確認量測初始化路徑是否為實際訊號路徑的真實呈現或者完全等於實際訊號路徑，來支援量測初始化。
依據本發明之實施例，其揭示一種決定一延遲線結構之量測初始化的量測初始化路徑。該量測初始化路徑包含一前向路徑、一第一輸出路徑以及一第二輸出路徑。該前向路徑包含彼此互相串接之複數個延遲級，其中每一延遲級包含至少一對並聯之反及閘。該第一輸出路徑係耦接於該前向路徑之一延遲級的至少一輸出，且包含複數個延遲級，其中每一延遲級係對應於該前向路徑之一延遲級，並包含一反及閘。該複數個延遲級之中的至少一延遲級的一輸出係向前饋入至該前向路徑。該第二輸出路徑係耦接於該前向路徑之一延遲級的至少一輸出，並包含複數個延遲級，其中每一延遲級係對應於該前向路徑之一延遲級，並包含一反及閘。該複數個延遲級之中的至少一延遲級的一輸出係向前饋入至該前向路徑。當一輸入訊號係經由該量測初始化路徑來傳遞時，該輸入訊號會接連經由該前向路徑之一延遲級、該第一輸出路徑之一延遲級及該第二輸出路徑之一延遲級來傳遞，以執行量測初始化。
於一第一實施例中，該前向路徑之中除了一第一延遲級之外的每一延遲級另包含一多工器。該多工器係用來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出，並選擇性地依據一第一控制訊號以經由所對應的該前向路徑之一延遲級的該對並聯之反及閘的其中之一反及閘來傳遞該輸入訊號。當該複數個延遲級的其中之一延遲級的一多工器接收到一第二控制訊號時，該輸入訊號會經由所對應的該延遲級之該對並聯之反及閘的其中之另一反及閘來傳遞。
於一第二實施例中，專門用於量測之路徑係並聯於一實際訊號路徑。該第一輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，以及該第二輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，使得當該輸入訊號會接連經由該前向路徑之一延遲級、該第一輸出路徑之一延遲級以及該第二輸出路徑之一延遲級來傳遞時，該輸入訊號會經由該第一輸出路徑及該第二輸出路徑之中所有的延遲級來傳遞。
於一第三實施例中，該前向路徑之中除了一第一延遲級之外的每一延遲級另包含並聯於該對並聯之反及閘的一具有三個輸入之反及閘。每一具有三個輸入之反及閘係用來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出。每一具有三個輸入之反及閘係依據一量測初始化致能訊號來接收該輸入訊號以做為一輸出，以及當每一第三反及閘並未接收該量測初始化致能訊號時，該輸入訊號會經由所對應之該對並聯之反及閘的其中之一反及閘來傳遞。該前向路徑之中的每一對並聯之反及閘係接收一延遲邏輯訊號及一離開致能訊號，以及該輸入訊號係依據所對應之該延遲邏輯訊號及該離開致能訊號以選擇性地經由每一對並聯之反及閘的其中之一反及閘來傳遞。該量測初始化路徑另包含一移位暫存器及控制邏輯電路，其係用以提供該量測初始化致能訊號、該延遲邏輯訊號以及該離開致能訊號。
一種於一延遲線結構執行量測初始化的方法，包含：提供包含彼此互相串接之複數個延遲級的一前向路徑，其中每一延遲級包含至少一對並聯之反及閘；提供耦接於該前向路徑之一延遲級的至少一輸出的一第一輸出路徑，其中該第一輸出路徑包含複數個延遲級，以及每一延遲級係包含一反及閘並對應於該前向路徑之一延遲級；提供耦接於該前向路徑之一延遲級的至少一輸出的一第二輸出路徑，其中該第二輸出路徑包含複數個延遲級，以及每一延遲級係包含一反及閘並對應於該前向路徑之一延遲級；將一輸入訊號輸入至該前向路徑；傳遞該輸入訊號至該第一輸出路徑及該第二輸出路徑兩者的其中之一輸出路徑；以及將該第一輸出路徑或該第二輸出路徑的一輸出向前饋入至該前向路徑，使得該輸入訊號接連經由該前向路徑之一延遲級、該第一輸出路徑之一延遲級及該第二輸出路徑之一延遲級來傳遞，以執行量測初始化。
本發明係提供多種可與量測初始化整合且無需離開樹的延遲線架構，可運用一延遲線之內部及外部反及閘來執行量測初始化，以確保更佳的準確性，再者，其亦解決了傳統多層離開樹架構所需之大量負載的問題。
本發明所提供之複數個實施例係有關於透過可合併量測初始化之延遲線(無需離開樹之多層架構)來對訊號進行延遲。本發明所揭示之技術不僅可同時維持準確性及節省電源，並可實現快速訊號同步處理。
請參閱第2圖，第2圖係為本發明延遲線架構之一第一實施例的示意圖。由第2圖可知，除了延遲線200於主延遲線(前向延遲線)上另包含複數個多工器(multiplexer)之外，第2圖所示之架構係與第1圖所示之架構極為相似，該複數個多工器係由訊號邏輯(signal logic)來控制，其可依據一第一控制訊號來致使一輸入訊號沿著整個訊號路徑來傳遞以進行量測初始化，或是依據一第二控制訊號來致使該輸入訊號離開該延遲線架構(經由輸出線OutOdd及輸出線OutEven之路徑)。舉例來說，假若將一訊號輸入至延遲線200之輸入線IN，且經由對應輸入線IN之第一下方反及閘以及對應輸出線OutOdd之第一反及閘來傳遞，當該第一控制訊號被輸入至一第一多工器時，該訊號會經由該第一多工器傳遞出去，並沿著前向路徑繼續傳遞而不會直接於輸出線OutOdd輸出；然而，當該第二控制訊號被輸入至該第一多工器時，該訊號會直接於輸出線OutOdd輸出。如此一來，經整合後的延遲線可用於對輸入訊號進行一般的延遲操作以及量測初始化。在執行量測初始化的期間，不僅所有的離開點會被致能以供量測之用，該訊號亦會經由該第一多工器而向前饋入。
請參閱第3圖，第3圖係為一訊號經由整個延遲線來傳遞以進行量測初始化的示意圖。由第3圖可知，因為每一多工器係接收一第一控制訊號，故所有的多工器之輸出均為該訊號。另外，此技術可準確地同時決定前向路徑及兩輸出路徑之延遲時間，舉例來說，假若輸出線OutEven上之訊號預定要被延遲兩級(前向路徑上的兩個反及閘以及輸出路徑上的兩個反及閘)以及輸出線OutOdd上之訊號預定要被延遲一級(前向路徑上的一個反及閘以及輸出路徑上的一個反及閘)，量測初始化路徑則可完整地決定輸出線OutOdd之路徑的延遲時間以及決定輸出線OutEven之路徑的四個反及閘之中的三個輸出。以上機制可確保量測初始化的準確性落於一個延遲級之內。
於另一實施例中，係利用相同的複數個邏輯閘(延遲級)來實現分開的量測初始化訊號路徑，其中該複數個邏輯閘可用於延遲線以進行一般延遲操作。請參閱第4圖，第4圖係為本發明延遲線架構(亦即，量測初始化路徑300)之一第二實施例的示意圖。由第4圖可知，相較於第2圖，除了沒有多工器以及輸出路徑之外，量測初始化路徑300之電路架構係與延遲線200之電路架構極為相似。取而代之的是，一先前延遲級(previous delay stage)之一返回訊號(return signal)會直接傳遞至該前向路徑，此外，在並未形成第3圖所示之量測初始化路徑的一部份的每一輸出路徑之中，其所對應之反及閘會被移除。在即將是每一離開點的地方，延遲時間會被擷取以及測量。關於擷取點(tap point)以及訊號路徑，其係繪示於第5圖，由第5圖可知，擷取點之訊號OutM<1>決定了一第一延遲級之延遲時間，擷取點之訊號OutM<2>決定了一第二延遲級之延遲時間，以此類推。
於此實施例中，需要有一分開的延遲線以產生內部延遲訊號。該延遲線可具有第1圖所示之相同的架構。如果相同訊號閘可用於延遲線100以及量測初始化路徑300之中，於量測初始化路徑300所決定之延遲時間則會相同於延遲線100所產生之延遲時間，舉例來說，當於輸出線OutEven之一訊號預定要被延遲兩個延遲級，所延遲之延遲時間應與擷取點之訊號OutM<2>所擷取的延遲時間相匹配。於量測初始化路徑中，其係利用經由四個反及閘傳遞之訊號來決定。假若用於量測初始化路徑300之電路架構之中的複數個反及閘同樣用來建構延遲線100，以及用於擷取點之訊號OutM<1>的一反及閘同樣用來做為輸出線OutEven上的第一輸出反及閘，則量測初始化路徑上所決定之延遲時間應會相同於被延遲了兩延遲級的一訊號所遭受的延遲時間。於此實施例中，係節省了延遲線200之電路架構中的複數個多工器所需的負載，但卻需要較大的面積，這是因為同時需要分開的量測初始化路徑以及延遲線。上述機制相較於第一實施例所揭示之概念來說，具有較高的時脈頻率(clock frequency)以及較佳的準確性。
第2圖以及第4圖所示之實施例均可利用一延遲線之內部及外部的反及閘來執行量測初始化，使得實際的粗調單元(coarse unit)之延遲時間可被準確地決定及初始化。
於另一實施例中，係將第2圖所示之第一實施例的一延遲線整合於一量測初始化路徑，然而，此實施例並未利用多工器，而是利用由致能訊號(enable signal)所控制之並聯的反及閘來傳遞該訊號並控制量測初始化與一般延遲線操作之間的運作，此外，上述方法具有不會對所傳遞之訊號增加額外延遲(延遲線200之電路架構中的多工器會具有額外被引發的延遲)的優點。
請參閱第6圖，第6圖係為具有整合量測初始化路徑之一延遲線400的示意圖。延遲線400係耦接於一移位暫存器及控制邏輯電路(shift register and control logic circuit)410，其用以致能控制邏輯。由第6圖可知，在前向路徑之中係利用了一額外的反及閘以在一般延遲線操作期間傳遞訊號，這表示於各別輸出線之中的兩反及閘將會需要三個輸入而不是兩個輸入。再者，如上述第二實施例所示，為了要得到複數個延遲結果，複數個輸出係於量測初始化的期間被擷取出來，這些經擷取而得到的延遲結果會被傳遞至移位暫存器及控制邏輯電路410。一反相量測致能訊號(inverse measure enable signal)MeasEnF會被輸入至前向路徑之第一上方反及閘，也會被輸入至耦接於前向路徑之第一下方反及閘的一附加反及閘(additional NAND)，其中該附加反及閘具有一第二輸入訊號ExitEnF<1>。另外，複數個量測初始化致能訊號(measure initialization enable signal)MeasEn會被輸入至前向路徑之中的每一反及閘，其中前向路徑係耦接於一先前延遲級之一返回訊號，此外，複數個離開致能訊號(exit enable signal)ExitEn<n>會被輸入至前向路徑之中的每一中間反及閘，以及複數個延遲邏輯訊號D<n>會被輸入至前向路徑，其中複數個延遲邏輯訊號D<n>係指示出一訊號會需要經過多少個延遲級。
第7圖係為一訊號經由整個延遲線來傳遞以進行量測初始化的示意圖。使用移位暫存器及控制邏輯電路410所控制之該複數個邏輯訊號，會使得一部份的反及閘會被開啟，以及剩餘的反及閘則會被關閉，以致該訊號可經由所有可能的延遲級來傳遞。由於前文曾提及，該訊號於許多不同的離開點也會被擷取，如移位暫存器及控制邏輯電路410之複數個輸入OutM<n>所示，因而可得知每一延遲級準確的延遲時間。當延遲線正在運作時，雖然該延遲邏輯訊號會經由前向路徑之中不同的反及閘來傳遞，但使用並聯之反及閘的設計可確保於量測初始化期間的延遲仍然維持不變。
由於熟習技藝者在閱讀上述說明以及參照第6圖及第7圖所示之邏輯訊號之後，應可輕易地了解，於一般延遲操作的情形下，訊號經由延遲線來傳遞的相關運作，因此，進一步的說明在此便不再贅述。
簡言之，本發明係提供多種可與量測初始化整合且無需離開樹的延遲線架構，可運用一延遲線之內部及外部反及閘來執行量測初始化，以確保更佳的準確性，再者，其亦解決了傳統多層離開樹架構所需之大量負載的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、400．．．延遲線
300．．．量測初始化路徑
410．．．移位暫存器及控制邏輯電路
In．．．輸入線
OutOdd、OutEven．．．輸出線
OutM<1>～OutM<6>．．．擷取點之訊號
MeasEn．．．量測初始化致能訊號
MeasEnF．．．反相量測初始化致能訊號
OutOddCLK、OutEvenCLK．．．輸出線時脈
CLKIN．．．輸入線時脈
ExitEn<1>～ExitEn<4>．．．離開致能訊號
ExitEnF<1>～ExitEnF<4>．．．反相離開致能訊號
D<1>～D<4>．．．延遲邏輯訊號
第1圖為不具有離開樹之傳統延遲線的示意圖。
第2圖為本發明整合量測初始化路徑之不具有離開樹的延遲線之一第一實施例的示意圖。
第3圖為一訊號經由第2圖所示之延遲線來傳遞以進行量測初始化的示意圖。
第4圖為本發明量測初始化路徑之一第二實施例的示意圖。
第5圖為一訊號經由第3圖所示之量測初始化路徑來傳遞的示意圖。
第6圖為本發明整合量測初始化路徑之不具有離開樹的延遲線之一第三實施例的示意圖。
第7圖為一訊號經由第6圖所示之延遲線來傳遞以進行量測初始化的的示意圖。
300．．．延遲線
In．．．輸入線

Claims (22)

  1. 一種決定一延遲線結構之量測初始化的量測初始化路徑，包含：一前向路徑，包含：複數個延遲級，彼此互相串接，其中每一延遲級包含：至少一對並聯之反及閘；一第一輸出路徑，耦接於該前向路徑之一延遲級的至少一輸出，該第一輸出路徑包含：複數個延遲級，其中該第一輸出路徑的每一延遲級包含一反及閘，以及係耦接於該前向路徑的一對應的延遲級的一及反閘，且該第一輸出路徑的該複數個延遲級之中的至少一延遲級的一輸出係向前饋入至該前向路徑；以及一第二輸出路徑，耦接於該前向路徑之一延遲級的至少一輸出，該第二輸出路徑包含：複數個延遲級，其中該第二輸出路徑的每一延遲級係對應包含一反及閘，以及係耦接於該前向路徑的一對應的延遲級的一及反閘，且該第二輸出路徑的該複數個延遲級之中的至少一延遲級的一輸出係向前饋入至該前向路徑；其中當一輸入訊號係經由該量測初始化路徑來傳遞時，該輸入訊號會接連經由該前向路徑之一延遲級、對應於該前向路徑的該延遲級的該第一輸出路徑之一延遲級、該前向路徑的下一個延遲級及對應於該前向路徑的該下一個延遲級的該第二輸出路徑之一延遲級來傳遞，直到該輸入訊號被該第一輸出路徑或該第二輸出 路徑其中一者所輸出，以執行量測初始化。
  2. 如申請專利範圍第1項所述之量測初始化路徑，其中該前向路徑之中除了一第一延遲級之外的每一延遲級另包含：一多工器，用來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前對應的延遲級所輸出的一輸出，並選擇性地依據一第一控制訊號以經由所對應之該前向路徑之一延遲級的該對並聯之反及閘的其中之一反及閘來傳遞該輸入訊號。
  3. 如申請專利範圍第2項所述之量測初始化路徑，其中當該前向路徑的該複數個延遲級的其中之一延遲級的一多工器接收到一第二控制訊號時，該輸入訊號會經由所對應的該延遲級之該對並聯之反及閘的其中之另一反及閘來傳遞。
  4. 如申請專利範圍第1項所述之量測初始化路徑，其中該輸入訊號於每一延遲級之一延遲係依據該第一輸出路徑之一輸出及該第二輸出路徑之一輸出來加以決定。
  5. 如申請專利範圍第1項所述之量測初始化路徑，其中該第一輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，以及該第二輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，使得當該輸入訊號接連經由該前向路徑之一延遲級、對 應於該前向路徑的該延遲級的該第一輸出路徑之一延遲級以及對應於該前向路徑的該下一個延遲級的該第二輸出路徑之一延遲級來傳遞時，該輸入訊號會經由該第一輸出路徑及該第二輸出路徑之中所有的延遲級來傳遞。
  6. 如申請專利範圍第5項所述之量測初始化路徑，其中該輸入訊號於該前向路徑的每一延遲級之一延遲係利用擷取(tap)該第一輸出路徑之每一延遲級及該第二輸出路徑之每一延遲級來決定。
  7. 如申請專利範圍第1項所述之量測初始化路徑，其中該前向路徑之中除了一第一延遲級之外的每一延遲級另包含：一第三反及閘，並聯於該對並聯之反及閘，用來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前對應的延遲級所輸出的一輸出。
  8. 如申請專利範圍第7項所述之量測初始化路徑，其中每一第三反及閘係依據一量測初始化致能訊號來接收該輸入訊號以做為一輸出，以及當每一第三反及閘並未接收該量測初始化致能訊號時，該輸入訊號會經由所對應之該對並聯之反及閘的其中之一反及閘來傳遞。
  9. 如申請專利範圍第8項所述之量測初始化路徑，其中該前向路徑之中的每一對並聯之反及閘係接收一延遲邏輯訊號及一離開致 能訊號，以及該輸入訊號係依據所對應之該延遲邏輯訊號及該離開致能訊號以選擇性地經由每一對並聯之反及閘的其中之一反及閘來傳遞。
  10. 如申請專利範圍第9項所述之量測初始化路徑，另包含：一移位暫存器及控制邏輯電路，耦接於該前向路徑、該第一輸出路徑以及該第二輸出路徑，用以提供該量測初始化致能訊號、該延遲邏輯訊號以及該離開致能訊號。
  11. 如申請專利範圍第10項所述之量測初始化路徑，其中該輸入訊號於每一延遲級之一延遲係依據該移位暫存器及控制邏輯電路所接收之該第一輸出路徑之一輸出以及該第二輸出路徑之一輸出來加以決定。
  12. 一種於一延遲線結構執行量測初始化的方法，包含：提供包含彼此互相串接之複數個延遲級的一前向路徑，其中每一延遲級包含至少一對並聯之反及閘；提供耦接於該前向路徑之一延遲級的至少一輸出的一第一輸出路徑，其中該第一輸出路徑包含複數個延遲級，以及該第一輸出路徑的每一延遲級係包含一反及閘，該及反閘係耦接於該前向路徑之一對應的延遲級的一及反閘；提供耦接於該前向路徑之一延遲級的至少一輸出的一第二輸出路徑，其中該第二輸出路徑包含複數個延遲級，以及該第二 輸出路徑的每一延遲級係包含一反及閘，該及反閘係耦接於該前向路徑之一對應的延遲級的一及反閘；將一輸入訊號輸入至該前向路徑；傳遞該輸入訊號至該第一輸出路極及該第二輸出路徑兩者的其中之一輸出路徑；以及將該第一輸出路徑或該第二輸出路徑的一輸出向前饋入至該前向路徑，使得該輸入訊號接連經由該前向路徑之一延遲級、對應於該前向路徑的該延遲級的該第一輸出路徑之一延遲級、該前向路徑的下一個延遲級及對應於該前向路徑的該下一個延遲級的該第二輸出路徑之一延遲級來傳遞，直到該輸入訊號被該第一輸出路徑以及該第二輸出路徑其中一者所輸出，以執行量測初始化。
  13. 如申請專利範圍第12項所述之方法，另包含：提供一多工器予該前向路徑之中除了一第一延遲級之外的每一延遲級；以及將該第一輸出路徑或該第二輸出路徑的一輸出向前饋入至該前向路徑，使得該輸入訊號接連經由該前向路徑之一延遲級、該第一輸出路徑之一延遲級及該第二輸出路徑之一延遲級來傳遞，以執行量測初始化的步驟包含：將一第一控制訊號輸入至每一多工器；以及利用每一多工器來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前對應的延遲 級所輸出的一輸出，並選擇性地依據一第一控制訊號以經由該前向路徑所對應的一延遲級之該對並聯之反及閘的其中之一反及閘來傳遞該輸入訊號。
  14. 如申請專利範圍第13項所述之方法，另包含：將一第二控制訊號輸入至該前向路徑的該複數個延遲級中的一延遲級的每一多工器；以及利用每一多工器來將該輸入訊號經由所對應的該延遲級之該對並聯之反及閘的其中之另一反及閘來傳遞。
  15. 如申請專利範圍第12項所述之方法，其中該輸入訊號於每一延遲級之一延遲係依據該第一輸出路徑之一輸出及該第二輸出路徑之一輸出來加以決定。
  16. 如申請專利範圍第12項所述之方法，其中該第一輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，以及該第二輸出路徑之每一延遲級係對應於該前向路徑之每一其他延遲級，使得當該輸入訊號會接連經由該前向路徑之一延遲級、對應於該前向路徑的該延遲級的該第一輸出路徑之一延遲級、該前向路徑的下一個延遲級以及對應於該前向路徑的該下一個延遲級的該第二輸出路徑之一延遲級來傳遞時，該輸入訊號會經由該第一輸出路徑及該第二輸出路徑之中所有的延遲級來傳遞。
  17. 如申請專利範圍第16項所述之方法，其中該輸入訊號於該前向路徑的每一延遲級之延遲係利用擷取該第一輸出路徑之每一延遲級及該第二輸出路徑之每一延遲級來決定。
  18. 如申請專利範圍第12項所述之方法，另包含：提供一第三反及閘予該前向路徑之中除了一第一延遲級之外的每一延遲級，其中該第三反及閘係並聯於該對並聯之反及閘；以及將該第一輸出路徑或該第二輸出路徑的一輸出向前饋入至該前向路徑，使得該輸入訊號接連經由該前向路徑之一延遲級、該第一輸出路徑之一延遲級及該第二輸出路徑之一延遲級來傳遞，以執行量測初始化的步驟包含：利用該第三反及閘來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前對應的延遲級所輸出的一輸出。
  19. 如申請專利範圍第18項所述之方法，其中利用該第三反及閘來接收該輸入訊號以做為自該第一輸出路徑及該第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出的步驟包含：產生一量測初始化致能訊號；以及依據該量測初始化致能訊號來利用每一第三反及閘接收該輸入訊號以做為一輸出；以及 該方法另包含：當每一第三反及閘並未接收該量測初始化致能訊號時，將該輸入訊號經由所對應之該對並聯之反及閘的其中之一反及閘來傳遞。
  20. 如申請專利範圍第19項所述之方法，其中該輸入訊號輸入至該前向路徑的步驟包含：產生一延遲邏輯訊號及一離開致能訊號至該前向路徑之中的每一對並聯之反及閘；以及依據所對應之該延遲邏輯訊號及該離開致能訊號以將該輸入訊號選擇性地經由每一對並聯之反及閘的其中之一反及閘來傳遞。
  21. 如申請專利範圍第20項所述之方法，另包含：提供一移位暫存器及控制邏輯電路，其中該移位暫存器及控制邏輯電路係耦接於該前向路徑、該第一輸出路徑及該第二輸出路徑，並用以提供該量測初始化致能訊號、該延遲邏輯訊號及該離開致能訊號。
  22. 如申請專利範圍第21項所述之方法，其中該輸入訊號於每一延遲級之一延遲係依據該移位暫存器及控制邏輯電路所接收之該第一輸出路徑之一輸出以及該第二輸出路徑之一輸出來加以決定。
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