JP2014045246A - 入力フィルタ回路 - Google Patents

Abstract

【課題】凸パルスフィルタ時間と凹パルスフィルタ時間とが異なる設定であっても、入力パルス信号と同じデューティ比の出力パルス信号を得ることができる入力フィルタ回路を提供する。
【解決手段】入力フィルタ回路は、信号入力端子ＩＮと、凸パルスフィルタ回路部１０と、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨと、信号出力端子ＯＵＴとを備えている。入力フィルタ回路は、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨのＲ端子との間に、「パルス幅調節回路部」を有している。パルス幅調節回路部は、第３の遅延回路３０ｄ、インバータＩＮＶ１１、第４の遅延回路４０ｄ、およびインバータＩＮＶ１２の直列回路である。
【選択図】図３

Description

本発明は、入力フィルタ回路に関する。

制御信号として生成、伝送された入力パルス信号は、半導体デバイスの制御端子に入力されることでこの半導体デバイスを駆動する役割を担う。ここで、従来、制御信号を供給する制御回路側と駆動すべき半導体デバイスとの間に、入力パルス信号に所望の処理を施す回路が挿入されることがある。この回路の典型としては、入力パルス信号に所望の遅延を与える遅延回路がある。例えば、特開２００７−２５９１５０号公報に記載された遅延制御回路については、入力パルス信号の立ち上がりエッジおよび立下りエッジに対してそれぞれ遅延を与えるとの記載がある。また、特開平７−０９５０２２号公報に記載された遅延回路については、入力パルス信号の立ち上がりエッジ及び立下りエッジを完全に独立して遅延制御し得るとの記載がある。

特開２００７−２５９１５０号公報 特開平７−０９５０２２号公報

入力パルス信号中に、極端に幅の狭いパルス信号が含まれる場合がある。このパルス信号は狭パルス信号と呼ばれており、本来供給すべき適正なパルス幅、デューティ比のパルス信号ではなく、ノイズとして除去したい信号である。そこで、制御信号を供給する制御回路側と駆動すべき半導体デバイスとの間には、遅延回路のほかにも、「入力フィルタ回路」が挿入されることがある。入力フィルタ回路は、この狭パルスの入力信号をフィルタし、受け付けなくする回路である。入力フィルタ回路の出力端子には、ＩＧＢＴのゲート端子など、パワー半導体素子の制御端子が接続される。

入力フィルタ回路は、パルスに対してフィルタリングを施すフィルタ回路（フィルタ回路部）を備えている。フィルタ回路部の設計パラメータの一つに、「フィルタ時間」がある。「フィルタ時間」とは、取り除きたいパルス信号の幅を示す設計値である。時間軸上でパルス信号を見た場合に、凸パルス幅は、そのパルスがハイである時間の長さで表現することができ、凹パルス幅は、そのパルスがローである時間の長さで表現することができる。

「フィルタ時間」は、通過パルスのパルス幅と非通過パルスのパルス幅との間の境目を定める値である。設定した「フィルタ時間」に満たないパルス幅の入力信号は、入力フィルタ回路によってフィルタリングされるため出力信号としては出力されない。逆に、設定した「フィルタ時間」より大きいパルス幅の入力信号であれば、出力信号が出力されるが、ただしフィルタ回路によって遅延が発生する。
フィルタ回路部が一つのみである入力フィルタ回路では、通常は、そのフィルタ回路部のフィルタ時間が、入力フィルタ回路のフィルタ時間に一致する。フィルタ回路部を複数備える入力フィルタ回路では、それら複数のフィルタ回路部の接続関係等に基づきそれぞれのフィルタ時間から計算を行うことにより、入力フィルタ回路のフィルタ時間が決まる。

入力フィルタ回路が、凸パルスと凹パルスの両方に対してフィルタリングを施す回路である場合がある。具体的には、凸パルスフィルタ回路部と凹パルスフィルタ回路部の両方を含む構成である場合である。凸パルスフィルタ回路部とは、入力パルス信号の凸パルス部分に対してフィルタリングを施すためのものである。凹パルスフィルタ回路部とは、入力パルス信号の凹パルス部分に対してフィルタリングを施すためのものである。それぞれのフィルタ回路部を通過したパルス信号が合成されることで、最終的に１つの出力パルス信号が生成される。具体的には、それぞれのフィルタ回路部を通過したパルス信号の立ち上がりエッジを組み合わせることで、最終的に１つの出力パルス信号が生成される。その出力パルス信号が、出力端子を介して、パワー半導体素子の制御端子に与えられるのである。

このとき、入力フィルタ回路において、凸パルスに対するフィルタ時間と、凹パルスに対するフィルタ時間とを、異なる値に設定したいという要求がある。凸パルスフィルタ回路部でのフィルタ時間と凹パルスフィルタ回路部でのフィルタ時間とを異なる値に設計することで、この要求を満たすことは可能である。こうすることで、入力パルス信号における凸パルス部分と凹パルス部分に対して別々のフィルタ時間でフィルタリングが実施できるという利点がある。しかしながら、フィルタ時間を異ならしめると、その影響で、最終的に合成された出力パルス信号のデューティ比に影響が及ぶおそれがある。つまり、入力フィルタ回路に入力された入力パルス信号のデューティ比と、入力フィルタ回路から出力された出力パルス信号のデューティ比とが、異なってしまうおそれがある。このようなデューティ比の変動は、本来予定しているパルス信号とは異なるパルス信号を半導体デバイスに与えることになるので好ましくない。

本発明は、上述のような課題を解決するためになされたもので、この発明は、凸パルスフィルタ時間と凹パルスフィルタ時間とが異なる設定であっても、入力パルス信号と同じデューティ比の出力パルス信号を得ることができる入力フィルタ回路を提供することを目的とする。

本発明にかかる入力フィルタ回路は、
信号入力端子と、
前記信号入力端子と電気的に接続し、前記信号入力端子に入力された入力パルス信号の立ち上がりエッジから第１遅延時間だけ遅延して立ち上がりかつ前記入力パルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する凸パルスフィルタ回路部と、
前記凸パルスフィルタ回路部と並列回路を構成するように前記信号入力端子と電気的に接続し、前記入力パルス信号を反転させた反転パルス信号の立ち上がりエッジから前記第１遅延時間と異なる第２遅延時間だけ遅延して立ち上がりかつ前記反転パルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する凹パルスフィルタ回路部と、
前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部のうち一方の回路部と電気的に接続する第１端子と、前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部のうち他方の回路部と電気的に接続する第２端子と、を備え、前記第１端子に入力されたパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記第２端子に入力されたパルス信号の立ち上がりエッジに同期して立ち下がる出力パルス信号を生成するラッチ回路部と、
前記ラッチ回路部からの出力信号を出力するための信号出力端子と、
前記信号入力端子に入力される前記入力パルス信号のデューティ比と前記信号出力端子で出力されるパルス信号のデューティ比とが一致するように、前記信号入力端子から前記信号出力端子までの途中で、パルス信号のパルス幅を増加又は変更するパルス幅調節手段と、
を備えることを特徴とする。

本発明にかかる入力フィルタ回路によれば、凸パルスフィルタ時間と凹パルスフィルタ時間とが異なる設定であっても、入力パルス信号と同じデューティ比の出力パルス信号を得ることができる。

実施の形態の前提となる入力フィルタ回路の基本構成を示す回路図である。 図１に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態１にかかる入力フィルタ回路の回路図である。 図３に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態１にかかる入力フィルタ回路の変形例を示す回路図である。 本発明の実施の形態２にかかる入力フィルタ回路の回路図である。 図６に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態２にかかる入力フィルタ回路の変形例１を示す回路図である。 本発明の実施の形態２にかかる入力フィルタ回路の変形例２を示す回路図である。 図９に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態２にかかる入力フィルタ回路の変形例３を示す回路図である。 本発明の実施の形態３にかかる入力フィルタ回路の回路図である。 図１２に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態３にかかる入力フィルタ回路の変形例を示す回路図である。 本発明の実施の形態４にかかる入力フィルタ回路の回路図である。 図１５に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。 本発明の実施の形態４にかかる入力フィルタ回路の変形例を示す回路図である。 本発明の実施の形態５にかかる入力フィルタ回路の回路図である。 図１８に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。

実施の形態の前提となる入力フィルタ回路．
図１は、実施の形態の前提となる入力フィルタ回路の基本構成を示す回路図である。図２は、図１に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図１の入力フィルタ回路は、信号入力端子ＩＮと、凸パルスフィルタ回路部１０と、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨと、信号出力端子ＯＵＴとを備えている。

（信号入力端子ＩＮ）
信号入力端子ＩＮは、入力フィルタ回路に入力パルス信号の信号源（例えば制御ＩＣ）と接続している。図２の最上段に示すパルス信号は、信号入力端子ＩＮに入力されるパルス信号である。信号入力端子ＩＮの段階では１つの信号だが、これが下記の凸パルスフィルタ回路部１０と凹パルスフィルタ回路部２０とにそれぞれ供給されることで、信号入力端子ＩＮへの入力信号の凸パルス部分と凹パルス部分とに対して個別にフィルタリングが実施されることになる。

（凸パルスフィルタ回路部）
凸パルスフィルタ回路部１０は、信号入力端子ＩＮと電気的に接続している。具体的には、凸パルスフィルタ回路部１０は、インバータＩＮＶ１と、第１の遅延回路１０ｄと、インバータＩＮＶ２とが直列に接続したものである。第１の遅延回路１０ｄはその内部に、ＭＯＳインバータＭＩＶ１１とＭＯＳインバータＭＩＶ１２が直列に接続した回路を備えている。ＭＯＳインバータＭＩＶ１１は、ＰＭＯＳトランジスタＴ１１と、ＮＭＯＳトランジスタＴ１２とから構成されている。ＭＯＳインバータＭＩＶ１２は、ＰＭＯＳトランジスタＴ１３と、ＮＭＯＳトランジスタＴ１４とから構成されている。さらに、第１の遅延回路１０ｄは、コンデンサＣ１も備えている。コンデンサＣ１の一方の端子はＭＯＳインバータＭＩＶ１１とＭＯＳインバータＭＩＶ１２の中間点に接続し、コンデンサＣ１の他方の端子はグランドに接地されている。

凸パルスフィルタ回路部１０は、その出力したパルス信号がラッチ回路ＲＣＨのＳ端子に入力される。Ｓ端子に入力されるパルス信号を、図２の３段目に示す。信号入力端子ＩＮに入力された入力パルス信号の立ち上がりエッジから第１遅延時間ａ（ｓ）だけ遅延して立ち上がりかつ入力パルス信号の立下りに同期して立ち下がるパルス信号を出力する。その結果、凸パルスフィルタ回路部１０から出力されてラッチ回路ＲＣＨのＳ端子に入力されるパルス信号は、図２の中段Ｓのパルス信号のように、第１遅延時間ａ（ｓ）だけ凸パルスの幅が小さくなっている。

第１の遅延回路１０ｄは、信号の立ち上がりエッジのみを遅延させる回路である。立ち上がりの遅延時間は、ＰＭＯＳトランジスタＴ１１の電流能力、ＭＯＳインバータＭＩＶ１２の閾値電圧及びコンデンサＣ１の容量値によって任意に設定することができる。ＭＯＳインバータＭＩＶ１２の閾値は、ＰＭＯＳトランジスタＴ１３及びＮＭＯＳトランジスタＴ１４の電流能力によって決まる。立下りの遅延時間は十分に短くなるように、ＮＭＯＳトランジスタＴ１２の電流能力を設定する。第２の遅延回路２０ｄも第１の遅延回路１０ｄと同構成であり、立ち上がりの遅延時間の値が異なる。第１遅延時間ａ（ｓ）と第２遅延時間ｂ（ｓ）とは異なる値である。

第１の遅延回路１０ｄは、入力信号（ＩＮ）の凸パルス信号に対してフィルタ回路の役割を果たす。そのフィルタ時間は、第１の遅延回路１０ｄの立ち上がり遅延時間と等しい。「フィルタ時間」は、図２のタイムチャートのａ（ｓ）及びｂ（ｓ）で表される。ａ（ｓ）は凸パルスフィルタ時間、ｂ（ｓ）は凹パルスフィルタ時間である。入力フィルタ時間に満たないパルス幅の入力信号は、入力フィルタ回路によって消滅する。逆に、入力フィルタ時間より大きいパルス幅の入力信号であれば、図１に示すように遅延が発生し、「入力フィルタ時間」と「遅延時間」とが等しくなる。

図２の２段目における“Ａ”は、凸パルスフィルタ回路部１０内部における点Ａの位置を通過するパルス信号を示している。点Ａは、コンデンサＣ１の接続点よりも後ろの配線であって、ＭＯＳインバータＭＩＶ１２の入力端子よりも手前の位置にある。図２に示すように、コンデンサＣ１の充電に伴って電圧値が上昇していくが、その電圧値が第１の遅延回路内の後段インバータであるＭＯＳインバータＭＩＶ１２の閾値に達すると、ＭＯＳインバータＭＩＶ１２でオンオフが切り替わる。ＭＯＳインバータＭＩＶ１２でのオンオフの切り替わりは、インバータＩＮＶ２を介してパルス信号としてラッチ回路ＲＣＨのＳ端子へと到達する。このＳ端子に到達した波形が図２の３段目に示されている。点Ａの電圧がちょうどＭＯＳインバータＭＩＶ１２の閾値に達したときに立ち上がりエッジが現れるパルス信号が生成されている。そして、点Ａの電圧がちょうどＭＯＳインバータＭＩＶ１２の閾値に達するまでは、Ｓ端子への信号はローのままである。こうして、フィルタ回路の役割が達成され、そのフィルタにより狭められるパルス幅であるフィルタ時間は、第１の遅延回路１０ｄの遅延時間ａ（ｓ）に等しいこととなる。

（凹パルスフィルタ回路部）
凹パルスフィルタ回路部２０は、凸パルスフィルタ回路部１０と並列回路を構成するように信号入力端子ＩＮと電気的に接続している。具体的には、凹パルスフィルタ回路部２０は、第２遅延回路２０ｄと、インバータＩＮＶ３とが直列に接続したものである。

第２遅延回路２０ｄはその内部に、ＭＯＳインバータＭＩＶ２１とＭＯＳインバータＭＩＶ２２が直列に接続した回路を備えている。ＭＯＳインバータＭＩＶ２１は、ＰＭＯＳトランジスタＴ２１と、ＮＭＯＳトランジスタＴ２２とから構成されている。ＭＯＳインバータＭＩＶ２２は、ＰＭＯＳトランジスタＴ２３と、ＮＭＯＳトランジスタＴ２４とから構成されている。さらに、第２遅延回路２０ｄは、コンデンサＣ２も備えている。コンデンサＣ２の一方の端子はＭＯＳインバータＭＩＶ２１とＭＯＳインバータＭＩＶ２２の中間点に接続し、コンデンサＣ２の他方の端子はグランドに接地されている。

凹パルスフィルタ回路部２０では、そのＭＯＳインバータＭＩＶ２１が信号入力端子ＩＮへの入力パルス信号を反転させた反転パルス信号を生成する。第２の遅延回路２０ｄも、上記の第１の遅延回路１０ｄと同様の原理で、入力信号（ＩＮ）の凹パルス信号に対してフィルタ回路の役割を果たす。そのフィルタ時間は、第２の遅延回路２０ｄの立ち上がり遅延時間ｂ（ｓ）と等しい。

図２の４段目における“Ｂ”は、凹パルスフィルタ回路部２０内部における点Ｂの位置を通過するパルス信号を示している。点Ｂの位置には、前述した点Ａの位置における動作と同様の原理で、電圧の立ち上がりが発生する。図２に示すように、コンデンサＣ２の充電に伴って電圧値が上昇していくが、その電圧値が第２の遅延回路内の後段インバータであるＭＯＳインバータＭＩＶ２２の閾値に達すると、ＭＯＳインバータＭＩＶ２２でオンオフが切り替わる。コンデンサＣ２およびＭＯＳインバータＭＩＶ２２の閾値の関係により、生成された反転パルス信号の立ち上がりエッジから第２遅延時間ｂ（ｓ）だけ遅延して立ち上がりかつ反転パルス信号の立下りに同期して立ち下がるパルス信号がＲ端子に向けて出力される。

第２遅延時間ｂ（ｓ）は、第１遅延時間ａ（ｓ）とは異なる値である。凹パルスフィルタ回路部２０から出力されてラッチ回路ＲＣＨのＲ端子に入力されるパルス信号は、図２の中段Ｒのパルス信号のように、第２遅延時間ｂ（ｓ）だけ凸パルスの幅が小さくなっている。

（ラッチ回路ＲＣＨ）
ラッチ回路ＲＣＨは、Ｓ端子、Ｒ端子およびＱ端子を備えている。このＳ端子は、凸パルスフィルタ回路部１０と電気的に接続している。このＲ端子は、凹パルスフィルタ回路部２０と電気的に接続している。ラッチ回路ＲＣＨは、出力パルス信号をＱ端子に出力する。この出力パルス信号は、Ｓ端子に入力されたパルス信号の立ち上がりエッジに同期して立ち上がり、かつＲ端子に入力されたパルス信号の立ち上がりエッジに同期して立ち下がるものである。

（信号出力端子ＯＵＴ）
信号出力端子ＯＵＴは、ラッチ回路ＲＣＨからの出力信号を出力するための端子である。図２の最下段に、信号出力端子ＯＵＴから出力されるパルス信号の波形が記載されている。信号出力端子ＯＵＴには、ＩＧＢＴのゲート端子など、パワー半導体素子の制御端子が接続される。

ここで、凸パルスフィルタ時間と凹パルスフィルタ時間とを異ならせる必要性について説明する。

必要性の一つは、次のようなものである。制御ＩＣの端子から入力フィルタ回路前までの間に他の回路（シュミット回路、コンパレータ回路等）が存在することが想定される。制御ＩＣの端子から入力フィルタ回路前までの間に存在する他の回路中で遅延が発生する場合、立ち上がり遅延時間と立下り遅延時間が異なるようになっている回路構成が想定される。この場合、入力フィルタ回路前に到達する信号のパルス幅は、ＩＣの入力端子への入力パルス信号におけるパルス幅とは異なってしまう。つまり、凸パルス部分の幅と凹パルス部分の幅とが入力端子への入力パルス信号の幅とは異なる値になってしまう。
仮に、入力フィルタ回路において、凸パルスフィルタ回路部と凹パルスフィルタ回路部のそれぞれのフィルタ時間を等しくしなければならない回路構成、或いはそれらのフィルタ時間が必然的に等しくなる回路構成であるとする。そうすると、凸パルスに対するフィルタ時間としては適正であっても、凹パルスに対するフィルタ時間としては短すぎるあるいは長すぎるというように、フィルタ時間の不適正が生じてしまうおそれがある。そこで、入力フィルタ回路の遅延時間の設定を、凸パルスと凹パルスで異ならせることにより、入力フィルタ時間を調整したいという要求がある。

他の必要性としては、次のようなものもある。旧世代のＩＣの凸パルスフィルタ時間と凹パルスフィルタ時間の設計値が同じであっても、その実測値が異なる場合がある。この場合、新規設計のＩＣ（特に旧世代置き換えの場合）も、旧世代の実測値に合わせて、あえて凸パルスフィルタ時間と凹パルスフィルタ時間を異ならせたい場合がある。パワー半導体素子の制御実績がある旧世代ＩＣとの差異を、新規設計ＩＣでもなるべく無くすためである。

上記のような必要性にかんがみて、図１の入力フィルタ回路では、第１の遅延回路１０ｄの立ち上がりエッジの遅延時間をａ（ｓ）とし、第２の遅延回路２０ｄの立ち上がりエッジの遅延時間をｂ（ｓ）とし、これらの遅延時間が異なる値に設計されている。ただし図１ではａ（ｓ）＞ｂ（ｓ）を例示している。このようにした結果、図２に示すように、信号入力端子ＩＮからの入力パルス信号の凸パルス部分は、ａ（ｓ）とｂ（ｓ）の差分（以下、「ａ−ｂ（ｓ）」と称す）だけパルス幅が縮小されて出力されてしまう。逆に、信号入力端子ＩＮからの入力パルス信号の凹パルス部分は、ａ−ｂ（ｓ）だけパルス幅が拡大されて出力される。その結果、入力フィルタ回路から出力される信号（ＯＵＴ）のデューティ比は、入力した信号（ＩＮ）のデューティ比と異なってしまう。なお、反対にａ（ｓ）＜ｂ（ｓ）の場合には、入力パルス信号の凸パルス部分は、ｂ（ｓ）からａ（ｓ）を減じた差分（以下、「ｂ−ａ（ｓ）」とも称す）だけパルス幅が拡大されて出力されてしまう。この場合、入力パルス信号の凹パルス部分は、ｂ−ａ（ｓ）だけパルス幅が縮小されて出力されてしまう。この場合も、その結果、入力フィルタ回路から出力される信号（ＯＵＴ）のデューティ比は、入力した信号（ＩＮ）のデューティ比と異なってしまう。

このようなデューティ比の変動は、本来予定しているパルス信号とは異なるパルス信号を半導体デバイスに与えることになるので好ましくない。そこで、下記に述べる実施の形態１〜５においては、凸パルスフィルタ時間と凹パルスフィルタ時間とが異なる設定であっても、入力パルス信号と同じデューティ比の出力パルス信号を得ることができる入力フィルタ回路が提供される。

なお、第ｎの遅延回路（ｎ＝１，２、３、４）は、第１の遅延回路１０ｄと基本的に同じ構成を有しており、立ち上がり遅延時間のみ異なるものとする。つまり、２つのＭＯＳインバータＭＩＶの直列回路の間にコンデンサＣを並列接続した回路構成である点は、各遅延回路は同じである。その遅延時間を異ならしめるための各回路要素の特性値が異なるものである。下記の説明では、区別のため、図面中においては、各遅延回路内のＭＯＳインバータＭＩＶおよびそのＰＭＯＳトランジスタＴ，ＮＭＯＳトランジスタＴ、並びにコンデンサＣに対して、遅延回路ごとに異なる符合を付している。しかしながら、上記のとおりそれらの回路要素の基本的構造は共通であり特性値が異なるのみであるから、必要に応じて説明を省略ないしは簡略化するものとする。

実施の形態１．
［実施の形態１の回路構成および動作］
（基本構成）
図３は、本発明の実施の形態１にかかる入力フィルタ回路の回路図である。図４は、図３に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図３の入力フィルタ回路は、図１の入力フィルタ回路と同様に、信号入力端子ＩＮと、凸パルスフィルタ回路部１０と、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨと、信号出力端子ＯＵＴとを備えている。以下の説明は、実施の形態１にかかる入力フィルタ回路と上述した「実施の形態の前提となる入力フィルタ回路」との相違点を中心に説明し、同様の事項については重複説明を省略ないしは簡略化する。

なお、前提条件として、図３において、第１の遅延回路１０ｄの立ち上がり遅延時間（第１遅延時間）をａ（ｓ）とし、第２の遅延回路２０ｄの立ち上がり遅延時間（第２遅延時間）をｂ（ｓ）とし、ａ（ｓ）＞ｂ（ｓ）とする。

（パルス幅調節回路部）
実施の形態１にかかる入力フィルタ回路は、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨのＲ端子との間に、「パルス幅調節回路部」を有している。この「パルス幅調節回路部」は、信号入力端子ＩＮに入力される入力パルス信号のデューティ比と信号出力端子ＯＵＴで出力されるパルス信号のデューティ比とが一致するように、信号入力端子ＩＮから信号出力端子ＯＵＴまでの途中でパルス信号のパルス幅を調節するものである。実施の形態１にかかるパルス幅調節回路部は、第３の遅延回路３０ｄ、インバータＩＮＶ１１、第４の遅延回路４０ｄ、およびインバータＩＮＶ１２の直列回路である。

実施の形態１では、ラッチ回路ＲＣＨのＳ端子は、凸パルスフィルタ回路部１０と電気的に接続する。一方、ラッチ回路ＲＣＨのＲ端子は、上記のパルス幅調節回路部を介して、凹パルスフィルタ回路部２０に対して電気的に接続することになる。

第３の遅延回路３０ｄは、その内部に、ＭＯＳインバータＭＩＶ３１とＭＯＳインバータＭＩＶ３２が直列に接続した回路を備えている。ＭＯＳインバータＭＩＶ３１は、ＰＭＯＳトランジスタＴ３１と、ＮＭＯＳトランジスタＴ３２とから構成されている。ＭＯＳインバータＭＩＶ３２は、ＰＭＯＳトランジスタＴ３３と、ＮＭＯＳトランジスタＴ３４とから構成されている。さらに、第３の遅延回路３０ｄは、コンデンサＣ３も備えている。コンデンサＣ３は、コンデンサＣ１と同様の接続関係を有する。

第４の遅延回路４０ｄは、その内部に、ＭＯＳインバータＭＩＶ４１とＭＯＳインバータＭＩＶ４２が直列に接続した回路を備えている。ＭＯＳインバータＭＩＶ４１は、ＰＭＯＳトランジスタＴ４１と、ＮＭＯＳトランジスタＴ４２とから構成されている。ＭＯＳインバータＭＩＶ４２は、ＰＭＯＳトランジスタＴ４３と、ＮＭＯＳトランジスタＴ４４とから構成されている。さらに、第３の遅延回路３０ｄは、コンデンサＣ４も備えている。コンデンサＣ４は、コンデンサＣ１と同様の接続関係を有する。

実施の形態１によれば、第３の遅延回路３０ｄおよび第４の遅延回路４０ｄにおいて、立ち上がり信号をａ−ｂ（ｓ）だけ遅延させることができる。ここで、第３の遅延回路３０ｄおよび第４の遅延回路４０ｄで設定した遅延時間ａ−ｂ（ｓ）は、図１の第１の遅延回路と同様な方法で設定すればよい。つまり、上記の各遅延回路における立ち上がりの遅延時間は、第１の遅延回路１０ｄに関して説明したとおり、ＰＭＯＳトランジスタＴ３１、Ｔ４１の電流能力、ＭＯＳインバータＭＩＶ３２、ＭＩＶ４２の閾値電圧及びコンデンサＣ３、Ｃ４の容量値によって任意に設定することができる。

実施の形態１にかかるパルス幅調節回路部は、信号入力端子ＩＮに入力される入力パルス信号のデューティ比と信号出力端子ＯＵＴで出力されるパルス信号のデューティ比とが一致するように、ａ−ｂ（ｓ）だけ、凹パルスフィルタ回路部２０が出力したパルス信号の幅を拡大する。その様子は、図４の紙面上方から４段目および５段目における、図３の点Ｂの位置のパルス信号を示す波形およびＲ端子への入力波形に示されている。

（第１凹パルス調節回路部および第２凹パルス調節回路部）
実施の形態１にかかるパルス幅調節回路部は、「第１凹パルス調節回路部」と、「第２凹パルス調節回路部」とを含んでいる。

第１凹パルス調節回路部は、第３の遅延回路３０ｄおよびインバータＩＮＶ１１で構成された直列回路である。第１凹パルス調節回路部は、図３の点Ａ１位置のパルス信号の入力を受ける。点Ａ１には、凹パルスフィルタ回路部２０の出力したパルス信号が伝わってきている。第１凹パルス調節回路部は、点Ａ１位置のパルス信号を反転させた反転パルス信号の立ち上がりエッジからａ−ｂ（ｓ）だけ遅延して立ち上がり、かつ点Ａ１位置のパルス信号の立下りエッジに同期して立ち下がるパルス信号を点Ｂ１位置に出力する。点Ｂ１のパルス信号波形は、図４の“Ｂ１”の段に記載されている。

第２凹パルス調節回路部は、第４の遅延回路４０ｄおよびインバータＩＮＶ１２で構成された直列回路である。第２凹パルス調節回路部は、第１凹パルス調節回路部の出力したパルス信号（点Ｂ１位置のパルス信号）の入力を受ける。そして、第２凹パルス調節回路部は、この点Ｂ１位置のパルス信号を反転させた反転パルス信号の立ち上がりエッジからａ−ｂ（ｓ）だけ遅延して立ち上がりかつ点Ｂ１位置のパルス信号の立下りエッジに同期して立ち下がるパルス信号をＲ端子に対して出力する。このパルス信号は、図４の“Ｒ”の段に図示されている。

（第３の遅延回路３０ｄの作用効果）
第４の遅延回路４０ｄは、入力信号（ＩＮ）の立下り信号をａ−ｂ（ｓ）だけ遅延させる役割を果たす。このため、第２の遅延回路２０ｄおよび第４の遅延回路４０ｄによって、入力信号（ＩＮ）の立下り信号は、入力信号（ＩＮ）の立ち上がり信号と同様に、ａ（ｓ）だけ遅延させられている。そうすると、入力信号（ＩＮ）の立ち上がり信号および入力信号（ＩＮ）の立下り信号がともに同じ量ａ（ｓ）だけ遅延しているのであるから、最終的に合成されたパルス信号のパルス幅は、遅延前と同じ幅になるはずである。その結果として、デューティ比も入力フィルタ回路の入出力前後で一定に保たれるはずである。実際に図４に示すように、出力信号（ＯＵＴ）と入力信号（ＩＮ）のデューティ比は等しくなる。この点だけ見ると、第４の遅延回路４０ｄがあれば足り、第３の遅延回路３０ｄの必要性が無いようにも思われる。

しかしながら、第３の遅延回路３０ｄは、入力信号（ＩＮ）の立ち上がり信号をａ−ｂ（ｓ）だけ遅延させる回路であり、凹パルス信号のフィルタ時間が変化しないようにする役割を果たしている。仮に、第３の遅延回路３０ｄが無い場合、凹パルス信号のフィルタ時間は第２の遅延回路２０ｄおよび第４の遅延回路４０ｄの遅延時間を足し合わせたａ（ｓ）となってしまう。そうすると、本来、ａ（ｓ）よりも短く設定したフィルタ時間ｂ（ｓ）でのフィルタリングを行う予定であったにもかかわらず、結果的に、凹パルスに対してａ（ｓ）という必要以上に大きなフィルタ時間でのフィルタリングが行われてしまうという問題がある。

そこで、実施の形態１では第３の遅延回路３０ｄを挿入し、図４の点Ｂ１位置でのパルス信号の凹パルス幅を、ａ−ｂ（ｓ）だけ拡大することにした。このようにすることで、まず、図４のＡ１点におけるパルス幅を一旦ａ−ｂ（ｓ）だけ拡大したものを点Ｂ１位置に出力する。さらにその後に、点Ｂ１のパルス信号を反転させたものに対して立ち上がりエッジをａ−ｂ（ｓ）だけ遅延させて、パルス幅を細めている。その結果、Ｒ端子には、点Ａ位置のパルス幅、すなわち「当初の入力パルス信号の凹パルス幅からｂ（ｓ）だけ縮めたパルス幅」のパルス信号が出力されることになる。そしてその過程では、「当初の入力パルス信号の凹パルス幅からｂ（ｓ）だけ縮めたパルス幅」よりもパルス幅が小さくなることがなく、必要以上にパルス幅が細くなることが無い。

尚、実施の形態１では、第３の遅延回路３０ｄ、インバータＩＮＶ１１、第４の遅延回路４０ｄ、およびインバータＩＮＶ１２の直列回路が、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態１の変形例］
図５は、本発明の実施の形態１にかかる入力フィルタ回路の変形例を示す回路図である。本変形例は、上記実施の形態１の前提条件とは逆に、ａ（ｓ）＜ｂ（ｓ）の場合である。第３の遅延回路１３０ｄおよび第４の遅延回路１４０ｄ及びそれぞれの回路の次段インバータ（インバータＩＮＶ１３およびインバータＩＮＶ１４）を、凸パルスフィルタ回路部１０とラッチ回路のＳ端子との間に挿入している。このとき、第３の遅延回路１３０ｄおよび第４の遅延回路１４０ｄのそれぞれの遅延時間は、ｂ（ｓ）からａ（ｓ）を減じた差分（以下、「ｂ−ａ（ｓ）」とも称す）とする必要がある。

本変形例にかかるパルス幅調節回路部も、「第１凹パルス調節回路部」と、「第２凹パルス調節回路部」とを含んでいる。本変形例にかかる第１凹パルス調節回路部は、第３の遅延回路１３０ｄおよびインバータＩＮＶ１３で構成された直列回路である。本変形例にかかる第２凹パルス調節回路部は、第４の遅延回路１３０ｄおよびインバータＩＮＶ１４で構成された直列回路である。回路動作については、実施の形態１で述べたのと同様であるから、ここでは説明を省略する。

尚、実施の形態１の変形例では、第３の遅延回路１３０ｄおよび第４の遅延回路１４０ｄ及びそれぞれの回路の次段インバータ（インバータＩＮＶ１３およびインバータＩＮＶ１４）が、本発明にかかる「パルス幅調節手段」に相当している。

実施の形態２．
［実施の形態２の回路構成および動作］
（基本構成）
図６は、本発明の実施の形態２にかかる入力フィルタ回路の回路図である。図７は、図６に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図６の入力フィルタ回路は、図１の入力フィルタ回路に相当する構成として、信号入力端子ＩＮと、凸パルスフィルタ回路部２１０と、凹パルスフィルタ回路部２２０と、ラッチ回路ＲＣＨと、信号出力端子ＯＵＴとを備えている。以下の説明は、実施の形態２にかかる入力フィルタ回路と上述した「実施の形態の前提となる入力フィルタ回路」との相違点を中心に説明し、同様の事項については重複説明を省略ないしは簡略化する。

なお、前提条件として、図６において、第１の遅延回路２１０ｄの立ち上がり遅延時間（第１遅延時間）をｂ（ｓ）とし、第２の遅延回路２２０ｄの立ち上がり遅延時間（第２遅延時間）をａ（ｓ）とし、ａ（ｓ）＞ｂ（ｓ）とする。

（パルス幅調節回路部）
実施の形態２にかかるパルス幅調節回路部は、インバータＩＮＶ２２、第３の遅延回路２３０ｄ、インバータＩＮＶ２１からなる直列回路である。実施の形態２にかかるパルス幅調節回路は、信号入力端子ＩＮと図６の点Ａ２位置との間に挿入されている。点Ａ２位置は、「凸パルスフィルタ回路部２１０および凹パルスフィルタ回路部２２０からなる並列回路」と接続する位置である。実施の形態２にかかるパルス幅調節回路は、信号入力端子ＩＮに入力される入力パルス信号のデューティ比と信号出力端子ＯＵＴで出力されるパルス信号のデューティ比とが一致するように、ａ−ｂ（ｓ）だけ信号入力端子ＩＮの入力パルス信号のパルス幅を調節して、点Ａ２位置に供給するものである。

凸パルスフィルタ回路部２１０の凸パルスフィルタ時間をｂ（ｓ）、凹パルスフィルタ回路部２２０の凹パルスフィルタ時間をａ（ｓ）、ａ（ｓ）＞ｂ（ｓ）とする。図６および図７に示すように、第１の遅延回路２１０ｄ、第２の遅延回路２２０ｄ、それぞれに信号が分岐する前の点Ａ位置に、ａ−ｂ（ｓ）だけ立ち上がり時間を遅延させる第３の遅延回路が挿入されている。

図７のタイミングチャートで見ると、信号入力端子ＩＮへの入力パルス信号は、実施の形態２にかかるパルス幅調節回路部で、入力パルス信号の凸パルス幅がａ−ｂ（ｓ）ほど縮小されるとともに、入力パルス信号の凹パルス幅はａ−ｂ（ｓ）だけ拡大する。
一方、実施の形態２にかかる入力フィルタ回路では、第１の遅延回路２１０ｄと第２の遅延回路２２０ｄのそれぞれの遅延時間が、図１の入力フィルタ回路とは逆にされている。こうすることにより、入力フィルタ回路で見た場合に、凸パルスフィルタ時間をａ（ｓ）とし、入力パルス信号の凹パルスフィルタ時間をｂ（ｓ）とすることができる。
実施の形態２にかかる入力フィルタ回路における、凸パルスフィルタ時間について説明する。凸パルス幅は、第３の遅延回路２３０ｄによって、ａ−ｂ（ｓ）だけ減少する。さらに、第１の遅延回路２１０ｄによって、ｂ（ｓ）だけ減少する。そうすると、（ａ−ｂ）＋ｂ＝ａ（ｓ）だけ、凸パルス幅が減少する。従って、実施の形態２にかかる入力フィルタ回路における凸パルスフィルタ時間は、ａ（ｓ）となる。
一方、実施の形態２にかかる入力フィルタ回路における、凹パルスフィルタ時間について説明する。凹パルス幅は、第３の遅延回路２３０ｄによって、ａ−ｂ（ｓ）だけ増加する。さらに、第２の遅延回路２２０ｄによって、ａ（ｓ）だけ減少する。そうすると、ａ−（ａ−ｂ）＝ｂ（ｓ）だけ、凹パルス幅が減少する。従って、実施の形態２にかかる入力フィルタ回路における凹パルスフィルタ時間は、ｂ（ｓ）となる。

なお、次のようにも説明できる。図１の入力フィルタ回路は、信号入力端子ＩＮの入力パルス信号の凸パルス幅に対して、信号出力端子ＯＵＴの出力パルス信号の凸パルス幅がａ−ｂ（ｓ）だけ縮小される回路構成となっている。ここで、実施の形態２にかかる入力フィルタ回路では、第１の遅延回路２１０ｄと第２の遅延回路２２０ｄのそれぞれの遅延時間が、図１の入力フィルタ回路とは逆にされている。この場合、逆に、凸パルス幅がａ−ｂ（ｓ）だけ拡大されうる。そこで、このような凸パルス幅のａ−ｂ（ｓ）だけの拡大分を予め見越して、当初から凸パルス幅がａ−ｂ（ｓ）だけ縮小されたパルス信号を点Ａ２位置に供給されるようにしてやればよい。その結果、ａ−ｂ（ｓ）の変化分を相殺して、最終的に、信号入力端子ＩＮに入力される入力パルス信号のデューティ比と信号出力端子ＯＵＴで出力されるパルス信号のデューティ比を一致させることができる。

また、実施の形態２にかかる入力フィルタ回路によれば、実施の形態１にかかる入力フィルタ回路よりも回路規模を縮小することができる。その理由としては、実施の形態１にかかるパルス幅調節回路部が第３の遅延回路および第４の遅延回路という２つの遅延回路を含むものであったのに対して、実施の形態２にかかるパルス幅調節回路部は第３の遅延回路という１つの遅延回路で足りるからである。

尚、実施の形態２の変形例では、インバータＩＮＶ２２、第３の遅延回路２３０ｄ、インバータＩＮＶ２１からなる直列回路が、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態２の変形例１］
図８は、本発明の実施の形態２にかかる入力フィルタ回路の変形例１を示す回路図である。本変形例は、上記実施の形態２の前提条件とは逆に、遅延時間の大小関係がａ（ｓ）＜ｂ（ｓ）である場合の回路構成である。この場合には、信号入力端子ＩＮと点Ａ２位置との間に、インバータＩＮＶ２３、ＩＮＶ２４および第３の遅延回路２４０ｄからなる直列回路を挿入する。第３の遅延回路２４０ｄの遅延時間は、ｂ−ａ（ｓ）とする。これはつまり、実施の形態２との比較では、第３の遅延回路と後段のインバータを入れ替え、第３の遅延回路の遅延時間をｂ−ａ（ｓ）としたものである。

尚、実施の形態２の変形例１では、インバータＩＮＶ２３、ＩＮＶ２４および第３の遅延回路２４０ｄからなる直列回路が、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態２の変形例２］
図９は、本発明の実施の形態２にかかる入力フィルタ回路の変形例２を示す回路図である。図１０は、図９に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。変形例２は、上記の実施の形態２およびその変形例１とは異なり、ラッチ回路ＲＣＨと信号出力端子ＯＵＴの間に、パルス幅調節回路部を挿入するものである。

変形例２にかかるパルス幅調節回路部も、信号入力端子ＩＮに入力される入力パルス信号のデューティ比と信号出力端子ＯＵＴで出力されるパルス信号のデューティ比とが一致するように、凸パルスフィルタ回路部２５０および凹パルスフィルタ回路部２６０からなる並列回路と信号出力端子ＯＵＴとの間のパルス信号のパルス幅を第１遅延時間と第２遅延時間の差分だけ調節する。

変形例２は、凸パルスフィルタ回路部２５０および凹パルスフィルタ回路部２６０を備えている。凸パルスフィルタ回路部２５０内の第１の遅延回路２５０ｄと凹パルスフィルタ回路部２６０内の第２の遅延回路２６０ｄのそれぞれの立ち上がり遅延時間の値は、図１の入力フィルタ回路と同じく、第１の遅延回路（凸パルスフィルタ回路部の遅延回路）がａ（ｓ）であり、第２の遅延回路（凹パルスフィルタ回路部の遅延回路）がｂ（ｓ）である。ラッチ回路ＲＣＨの後に、ａ−ｂ（ｓ）だけ遅延させる第３の遅延回路２７０ｄを挿入してある。

図１０のタイミングチャートで見ると、信号入力端子ＩＮへの入力パルス信号は、変形例２にかかるパルス幅調節回路部によって、最終的に、入力パルス信号の凸パルス幅がａ−ｂ（ｓ）ほど拡大されるとともに、入力パルス信号の凹パルス幅がａ−ｂ（ｓ）だけ縮小する。結局のところ、ラッチ回路ＲＣＨの出力であるＱ端子に現れるパルス信号（図１０の４段目）に対して、さらに、凸パルス幅をａ−ｂ（ｓ）だけ拡大するように第３の遅延回路２７０ｄを挿入したものである。

なお、図９からもわかるように、変形例２では、第３の遅延回路２７０ｄのみでありその前段および後段にインバータＩＮＶが設けられていない。このため、インバータの数が少なくて済むという利点もある。

尚、実施の形態２の変形例２では、第３の遅延回路２７０ｄが、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態２の変形例３］
図１１は、本発明の実施の形態２にかかる入力フィルタ回路の変形例３を示す回路図である。本変形例は、上記の変形例２をさらに変形させたものである。上記変形例２の前提条件とは逆に、遅延時間の大小関係がａ（ｓ）＜ｂ（ｓ）である場合の回路構成である。この場合は、ラッチ回路ＲＣＨと信号出力端子ＯＵＴとの間に、インバータＩＮＶ２５、第３の遅延回路２８０ｄ、およびインバータＩＮＶ２６からなる直列回路を挿入する。第３の遅延回路２８０ｄの遅延時間は、ｂ−ａ（ｓ）とする。これはつまり、上記変形例２との比較では、第３の遅延回路とラッチ回路ＲＣＨの間（つまり前段）にインバータを入れ、さらに第３の遅延回路の次段にインバータを挿入し、第３の遅延回路の遅延時間をｂ−ａ（ｓ）としたものである。

尚、実施の形態２の変形例３では、インバータＩＮＶ２５、第３の遅延回路２８０ｄ、およびインバータＩＮＶ２６からなる直列回路が、本発明にかかる「パルス幅調節手段」に相当している。

実施の形態３．
［実施の形態３の回路構成および動作］
（基本構成）
図１２は、本発明の実施の形態３にかかる入力フィルタ回路の回路図である。図１３は、図１２に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図１２の入力フィルタ回路は、図１の入力フィルタ回路に相当する構成として、信号入力端子ＩＮと、凸パルスフィルタ回路部３１０と、凹パルスフィルタ回路部３２０と、ラッチ回路ＲＣＨ１と、信号出力端子ＯＵＴとを備えている。以下の説明は、実施の形態３にかかる入力フィルタ回路と上述した「実施の形態の前提となる入力フィルタ回路」との相違点を中心に説明し、同様の事項については重複説明を省略ないしは簡略化する。

なお、前提条件として、図１２において、第１の遅延回路３１０ｄの立ち上がり遅延時間（第１遅延時間）をａ（ｓ）とし、第２の遅延回路３２０ｄの立ち上がり遅延時間（第２遅延時間）をｂ（ｓ）とし、ａ（ｓ）＞ｂ（ｓ）とする。

（パルス幅調節回路部）
実施の形態３にかかるパルス幅調節回路部は、「凸パルス調節回路部」および「ラッチ調節回路部」から構成されている。「凸パルス調節回路部」は、インバータＩＮＶ２２、第３の遅延回路２３０ｄ、インバータＩＮＶ２１からなる直列回路である。また、「ラッチ調節回路部」は、インバータＩＮＶ３１およびラッチ回路ＲＣＨ２からなる回路である。

凸パルス調節回路部は、信号入力端子ＩＮと電気的に接続し、入力パルス信号の立ち上がりエッジから第２遅延時間ｂ（ｓ）だけ遅延して立ち上がりかつ入力パルス信号の立下りに同期して立ち下がるパルス信号を出力する。この出力信号は、ラッチ回路ＲＣＨ２のＳ´端子に入力されている。

ラッチ調節回路部が有するラッチ回路ＲＣＨ２は、Ｓ´端子、Ｒ´端子およびＱ´端子を備えている。Ｓ´端子は、凸パルス調節回路部と電気的に接続している。Ｒ´端子は、インバータＩＮＶ３１を介して、ラッチ回路ＲＣＨのＱ端子と電気的に接続している。インバータＩＮＶ３１の出力には、ラッチ回路ＲＣＨ１のＱ端子からのパルス信号を反転させた反転パルス信号が現れる。このような構成により、ラッチ回路ＲＣＨ２はＱ´端子に対してデューティ比調節済のパルス信号を出力する。Ｑ´端子に出力されるパルス信号は、凸パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつインバータＩＮＶ３１からの反転パルス信号の立ち上がりエッジに同期して立ち下がる。そして、第２遅延時間ｂ（ｓ）は、第１遅延時間ａ（ｓ）よりも短い時間である。

なお、図１３の信号出力端子ＯＵＴのパルス信号を見ると分かるように、実施の形態３にかかる入力フィルタ回路の遅延時間はｂ（ｓ）である。信号出力端子ＯＵＴの前段のラッチ回路ＲＣＨ２におけるセット端子つまりＳ´端子に入力されるパルス信号の立ち上がりエッジが、ラッチ回路ＲＣＨ２のＱ´端子に現れるパルス信号の立ち上がりエッジを決める。上記のとおり、Ｓ´端子と接続している第３の遅延回路３３０ｄの遅延時間はｂ（ｓ）である。よって、Ｑ´端子から出力されるパルス信号の立ち上がりエッジは、信号入力端子ＩＮへの入力パルス信号の立ち上がりエッジよりもｂ（ｓ）だけ遅延したものとなるのである。前提条件としてａ（ｓ）＞ｂ（ｓ）であるから、実施の形態１、２では遅延時間ａ（ｓ）であったことに比べて、実施の形態３によれば入力パルス信号に対する最終的な出力パルス信号の遅延時間を短くすることができるという利点もある。

尚、実施の形態３では、「インバータＩＮＶ２２、第３の遅延回路２３０ｄ、インバータＩＮＶ２１からなる直列回路」、並びに「インバータＩＮＶ３１およびラッチ回路ＲＣＨ２からなる回路」が、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態３の変形例］
図１４は、本発明の実施の形態３にかかる入力フィルタ回路の変形例を示す回路図である。上記実施の形態３の前提条件とは逆に、遅延時間の大小関係がａ（ｓ）＜ｂ（ｓ）である場合の回路構成である。

本変形例では、まず、入力フィルタ回路の基本構成として、凸パルスフィルタ回路部３４０、凹パルスフィルタ回路部３２０、およびラッチ回路ＲＣＨ１が含まれている。そして、本変形例にかかる「パルス幅調節回路部」は、「凹パルス調節回路部」としての第１の遅延回路３５０ｄおよびインバータＩＮＶ２、並びに「ラッチ調節回路部」としてのラッチ回路ＲＣＨ２を含むものである。凹パルス調節回路部は、信号入力端子ＩＮと電気的に接続し、反転パルス信号の立ち上がりエッジから第１遅延時間ａ（ｓ）だけ遅延して立ち上がりかつ反転パルス信号の立下りに同期して立ち下がるパルス信号を出力する。

ラッチ回路ＲＣＨ２のＳ´端子には、上記実施の形態３とは異なりラッチ回路ＲＣＨ１のＱ端子がインバータを介さずに接続している。一方、ラッチ回路ＲＣＨ２のＲ´端子には、第１の遅延回路３５０ｄの出力をインバータＩＮＶ２で反転させた反転パルス信号が入力される。本変形例のラッチ調節回路部は、凹パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつラッチ回路部の出力するパルス信号を反転させた反転パルス信号の立ち上がりエッジに同期して立ち下がるパルス信号を出力する。そして、第１遅延時間ａ（ｓ）は、第２遅延時間ｂ（ｓ）よりも短い時間である。

尚、実施の形態３の変形例では、「凹パルス調節回路部」としての第１の遅延回路３５０ｄおよびインバータＩＮＶ２、並びに「ラッチ調節回路部」としてのラッチ回路ＲＣＨ２が、本発明にかかる「パルス幅調節手段」に相当している。

実施の形態４．
［実施の形態４の回路構成および動作］
（基本構成）
図１５は、本発明の実施の形態４にかかる入力フィルタ回路の回路図である。図１６は、図１５に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図１５の入力フィルタ回路は、図１の入力フィルタ回路に相当する構成として、信号入力端子ＩＮと、凸パルスフィルタ回路部４１０と、凹パルスフィルタ回路部４２０と、ラッチ回路ＲＣＨ１と、信号出力端子ＯＵＴとを備えている。以下の説明は、実施の形態４にかかる入力フィルタ回路と上述した「実施の形態の前提となる入力フィルタ回路」との相違点を中心に説明し、同様の事項については重複説明を省略ないしは簡略化する。

なお、前提条件として、図１５において、第１の遅延回路４１０ｄの立ち上がり遅延時間（第１遅延時間）をａ（ｓ）とし、第２の遅延回路４２０ｄの立ち上がり遅延時間（第２遅延時間）をｂ（ｓ）とし、ａ（ｓ）＞ｂ（ｓ）とする。

（特徴的構成）
実施の形態４にかかる凸パルスフィルタ回路部４１０は、信号入力端子ＩＮ側から、「第１凸パルスフィルタ回路部」および「第２凸パルスフィルタ回路部」が直列接続されたものである。

本実施の形態にかかる「第１凸パルスフィルタ回路部」は、インバータＩＮＶ４１、第３の遅延回路４３０ｄ、インバータＩＮＶ４２の直列回路である。本実施の形態にかかる「第１凸パルスフィルタ回路部」は、信号入力端子ＩＮと電気的に接続し、信号入力端子ＩＮに入力されたパルス信号の立ち上がりエッジから第２遅延時間ｂ（ｓ）だけ遅延して立ち上がりかつ入力パルス信号の立下りに同期して立ち下がるパルス信号を出力する。

本実施の形態にかかる「第２凸パルスフィルタ回路部」は、インバータＩＮＶ１、第１の遅延回路４１０ｄ、およびインバータＩＮＶ２が直列接続されたものである。本実施の形態にかかる「第２凸パルスフィルタ回路部」は、第１凸パルスフィルタ回路部が出力したパルス信号の立ち上がりエッジからａ−ｂ（ｓ）だけ遅延して立ち上がりかつ第１凸パルスフィルタ回路部が出力したパルス信号の立下りに同期して立ち下がるパルス信号を、ラッチ回路ＲＣＨ１に対して出力する。

このように、実施の形態４では、凸パルスフィルタ回路部４１０が、第１の遅延回路４１０ｄおよび第３の遅延回路４３０ｄという２つの遅延回路を含んでいる。

凸パルスフィルタ回路部４１０では、信号入力端子ＩＮへの入力パルス信号の凸パルスに対して、第３の遅延回路４３０ｄによるｂ（ｓ）の立ち上がりエッジ遅延と、その次の第１の遅延回路４１０ｄによるａ−ｂ（ｓ）の立ち上がりエッジ遅延とが実施される。そうすると、ｂ（ｓ）＋（ａ−ｂ（ｓ））＝ａ（ｓ）だけの立ち上がりエッジ遅延が実施されることになり、フィルタ時間もこのａ（ｓ）である。

（パルス幅調節回路部）
実施の形態４にかかるパルス幅調節回路部は、ラッチ回路ＲＣＨ２およびインバータＩＮＶ４３から構成されている。ラッチ回路ＲＣＨ２は、Ｓ´端子、Ｒ´端子およびＱ´端子を備えている。Ｓ´端子には、凸パルスフィルタ回路部４１０の内部における、インバータＩＮＶ４２の出力信号が入力される。Ｒ´端子には、ラッチ回路ＲＣＨ１とインバータＩＮＶ４３を介して電気的に接続している。このような構成により、ラッチ回路ＲＣＨ２はＱ´端子に対してデューティ比調節済のパルス信号を出力する。Ｑ´端子に現れるパルス信号は、第１凸パルスフィルタ回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつラッチ回路ＲＣＨ１の出力するパルス信号を反転させた反転パルス信号の立ち上がりエッジに同期して立ち下がる。

実施の形態４にかかる入力フィルタ回路では、第３の遅延回路４３０ｄの出力信号を第１の遅延回路４１０ｄの入力としている。この構成により、凸パルス幅におなじａ（ｓ）のフィルタリングを実施する構成であっても、実施の形態３にかかる入力フィルタ回路よりも回路規模を縮小することができる。実施の形態３にかかる図１２の入力フィルタ回路と実施の形態４にかかる図１０の入力フィルタ回路を比較すると、第２の遅延回路および第３の遅延回路の遅延時間は同じであるが、「第１の遅延回路」の遅延時間が異なる。遅延時間が異なるということは、遅延回路のＭＯＳ定数が同じとすると、コンデンサの容量値が異なるということである。実施の形態４の方が遅延時間が短くなっており、コンデンサの容量値が小さくて済むため、回路規模を小さくすることができる。

尚、実施の形態４では、ラッチ回路ＲＣＨ２およびインバータＩＮＶ４３が、本発明にかかる「パルス幅調節手段」に相当している。

［実施の形態４の変形例］
図１７は、本発明の実施の形態４にかかる入力フィルタ回路の変形例を示す回路図である。上記実施の形態４の前提条件とは逆に、遅延時間の大小関係がａ（ｓ）＜ｂ（ｓ）である場合の回路構成である。本変形例では、まず、入力フィルタ回路の基本構成として、凸パルスフィルタ回路部４６０、凹パルスフィルタ回路部４５０、およびラッチ回路ＲＣＨ１が含まれている。

本変形例においては、実施の形態４で凸パルスフィルタ回路部４１０が２つのパルスフィルタ回路部を含むものであったのと同様に、凹パルスフィルタ回路部４５０が、「前段パルスフィルタ回路部」および「後段パルスフィルタ回路部」の直列回路を含むものである。

「前段パルスフィルタ回路部」は、第１の遅延回路４４０ｄからなる。「前段パルスフィルタ回路部」は、信号入力端子ＩＮと電気的に接続し、後段パルスフィルタ回路部の入力（つまり第２の遅延回路４５０ｄの入力）に対してパルス信号を供給する。このパルス信号は、信号入力端子ＩＮに入力されたパルス信号の立ち上がりエッジに同期して立ち上がりかつ入力パルス信号の立下りエッジから第１遅延時間ａ（ｓ）だけ遅延して立ち下がる。

「後段パルスフィルタ回路部」は、第２の遅延回路４５０ｄおよびインバータＩＮＶ２の直列回路からなる。「後段パルスフィルタ回路部」は、ラッチ回路ＲＣＨのＳ端子に対してパルス信号を出力する。Ｓ端子に現れるパルス信号は、前段パルスフィルタ回路部が出力したパルス信号を反転させた反転パルス信号の立ち上がりエッジからｂ−ａ（ｓ）だけ遅延して立ち上がりかつ反転パルス信号の立下りに同期して立ち下がる。

（パルス幅調節回路部）
本変形例にかかる「パルス幅調節回路部」は、インバータＩＮＶ４５およびラッチ回路ＲＣＨ２である。ラッチ回路ＲＣＨ２のＳ´端子には、ラッチ回路ＲＣＨ１のＱ端子の出力がそのまま入力されている。一方、Ｒ´端子には、インバータＩＮＶ４５を介して、第１の遅延回路４４０ｄの出力したパルス信号が与えられている。ラッチ回路ＲＣＨ２のＱ´端子から出力するパルス信号は、ラッチ回路ＲＣＨ１の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前段パルスフィルタ回路部の出力するパルス信号の立下がりエッジに同期して立ち下がる。

本変形例によっても、実施の形態４と同様に、デューティ比の調整とともに、回路規模の縮小化が図れる。

尚、実施の形態４の変形例では、インバータＩＮＶ４５およびラッチ回路ＲＣＨ２が、本発明にかかる「パルス幅調節手段」に相当している。

実施の形態５．
［実施の形態５の回路構成および動作］
（基本構成）
図１８は、本発明の実施の形態５にかかる入力フィルタ回路の回路図である。図１９は、図１８に示す入力フィルタ回路における各部位のパルス信号波形を示すタイミングチャートである。図１８の入力フィルタ回路は、図１の入力フィルタ回路に相当する構成として、信号入力端子ＩＮと、凸パルスフィルタ回路部１０と、凹パルスフィルタ回路部２０と、ラッチ回路ＲＣＨ１と、信号出力端子ＯＵＴとを備えている。以下の説明は、実施の形態５にかかる入力フィルタ回路と上述した「実施の形態の前提となる入力フィルタ回路」との相違点を中心に説明し、同様の事項については重複説明を省略ないしは簡略化する。

なお、前提条件として、図１８において、第１の遅延回路１０ｄの立ち上がり遅延時間（第１遅延時間）をａ（ｓ）とし、第２の遅延回路２０ｄの立ち上がり遅延時間（第２遅延時間）をｂ（ｓ）とし、ａ（ｓ）＞ｂ（ｓ）とする。

（パルス幅調節回路部）
実施の形態５にかかるパルス幅調節回路部５５０は、図１の入力フィルタ回路と同様の構成を備えており、２つの遅延回路における遅延時間が交換されたものである。より詳細には、パルス幅調節回路部５５０は、「凸パルス調節回路部」、「凹パルス調節回路部」、および「出力調節回路部」を有するものである。

本実施の形態にかかる「凸パルス調節回路部」は、インバータＩＮＶ５１、第３の遅延回路５３０ｄ、およびインバータＩＮＶ５２の直列回路である。ここで、第３の遅延回路５３０ｄの遅延時間を、第３遅延時間とも称する。本実施の形態にかかる「凸パルス調節回路部」は、ラッチ回路ＲＣＨ１のＱ端子と電気的に接続している。本実施の形態にかかる「凸パルス調節回路部」は、ラッチ回路ＲＣＨ２のＳ´端子に対してパルス信号を出力する。
Ｓ´端子に現れるパルス信号は、Ｑ端子から出力されたパルス信号の立ち上がりエッジから第３遅延時間ｂ（ｓ）だけ遅延して立ち上がりかつＱ端子から出力されたパルス信号の立下りに同期して立ち下がる。その結果、ラッチ回路ＲＣＨ２がＱ´端子に出力するパルス信号の立ち上がりエッジが、Ｑ端子からのパルス信号の立ち上がりエッジよりもｂ（ｓ）だけ遅延する。これは、図１９の“Ｑ”と“Ｓ´”のパルス信号波形を比較してみることで明らかである。

本実施の形態にかかる「凹パルス調節回路部」は、第４の遅延回路５４０ｄ、およびインバータＩＮＶ５３の直列回路である。ここで、第４の遅延回路５４０ｄの遅延時間を、第４遅延時間とも称する。本実施の形態にかかる「凹パルス調節回路部」は、凸パルス調節回路部と並列にラッチ回路ＲＣＨ１のＱ端子と電気的に接続している。本実施の形態にかかる「凹パルス調節回路部」は、ラッチ回路ＲＣＨ２のＲ´端子に対してパルス信号を出力する。

ここで、Ｑ端子からのパルス信号を反転させたパルス信号を、「出力反転パルス信号」とも称する。Ｒ´端子に現れるパルス信号は、出力反転パルス信号の立ち上がりエッジから第４遅延時間ａ（ｓ）だけ遅延して立ち上がりかつ出力反転パルス信号の立下りに同期して立ち下がる。その結果、ラッチ回路ＲＣＨ２がＱ´端子に出力するパルス信号の立下がりエッジが、Ｑ端子からのパルス信号の立下りエッジよりもａ（ｓ）だけ遅延する。これは、図１９の“Ｑ”と“Ｒ´”のパルス信号波形を比較してみることで明らかである。

本実施の形態にかかる「出力調節回路部」は、ラッチ回路ＲＣＨ２からなる回路である。ラッチ回路ＲＣＨ２のＳ´端子は、上記の「凸パルス調節回路部」からのパルス信号を受ける。ラッチ回路ＲＣＨ２のＲ´端子は、上記の「凹パルス調節回路部」からのパルス信号を受ける。その結果、Ｑ´端子からは、凸パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ凹パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち下がるパルス信号が出力される。第３遅延時間は第２遅延時間と等しくｂ（ｓ）であり、第４遅延時間は第１遅延時間と等しくａ（ｓ）である。

図１９のタイミングチャートに示すとおり、Ｑ端子に現れるデューティ比の縮小されたパルス信号が、パルス幅調節回路部５５０によってその凸パルス幅をａ−ｂ（ｓ）だけ拡大された状態で、信号出力端子ＯＵＴに出力されている。

尚、実施の形態５では、パルス幅調節回路部５５０が、本発明にかかる「パルス幅調節手段」に相当している。

１０ 凸パルスフィルタ回路部
２０ 凹パルスフィルタ回路部
１０ｄ、２０ｄ、３０ｄ、４０ｄ、１３０ｄ、１４０ｄ、２１０ｄ、２２０ｄ、２３０ｄ、２４０ｄ、２５０ｄ、２６０ｄ、２７０ｄ、２８０ｄ、３１０ｄ、３２０ｄ、３３０ｄ、３４０ｄ、４１０ｄ、４２０ｄ、４３，４４０ｄ、４５０ｄ、４６０ｄ、５１０ｄ、５２０ｄ、５３０ｄ、５４０ｄ 遅延回路
ＩＮ 信号入力端子
ＯＵＴ 信号出力端子
ＲＣＨ、ＲＣＨ１、ＲＣＨ２ ラッチ回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６、Ｃ２７、Ｃ２８、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３Ｃ，４４、Ｃ４５、Ｃ４６、Ｃ５１、Ｃ５２、Ｃ５３、Ｃ５４ コンデンサ
ＭＩＶ１１、ＭＩＶ１２、ＭＩＶ２１、ＭＩＶ２２、 ＭＯＳインバータ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ１１，ＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４、ＩＮＶ２５、ＩＮＶ２６、ＩＮＶ３１、ＩＮＶ３２、ＩＮＶ３３、ＩＮＶ３４、ＩＮＶ３５、ＩＮＶ４１、ＩＮＶ４２、ＩＮＶ４３、ＩＮＶ４４、ＩＮＶ４５、ＩＮＶ５１、ＩＮＶ５２、ＩＮＶ５３ インバータ
Ｔ１１、Ｔ１３、Ｔ２１、Ｔ２３、Ｔ３１、Ｔ３３、Ｔ４１、Ｔ４３、Ｔ１３１、Ｔ１３３、Ｔ１４１、Ｔ１４３、Ｔ２１１、Ｔ２１３、Ｔ２２１、Ｔ２２３、Ｔ２３１、Ｒ２３３、Ｔ２４１、Ｔ２４３、Ｔ２５１、Ｔ２５３、Ｔ２６１、Ｔ２６３、Ｔ２７１、Ｔ２７３Ｔ２８１、Ｔ２８３．Ｔ３１１、Ｔ３１３、Ｔ３２１、Ｔ３２３、Ｔ３３１、Ｔ３３３、Ｔ３４１、Ｔ３４３、Ｔ４１１、Ｔ４１３、Ｔ４２１、Ｔ４２３、Ｔ４３１、Ｔ４３３、Ｔ４４１、Ｔ４４３、Ｔ４５１、Ｔ４５３、Ｔ４６１、Ｔ４６３、Ｔ５１１、Ｔ５１３、Ｔ５２１、Ｔ５２３、Ｔ５３１、Ｔ５３３、Ｔ５４１、Ｔ５４３ ＰＭＯＳトランジスタ
Ｔ１２、Ｔ１４、Ｔ２２、Ｔ２４、Ｔ３２、Ｔ３４、Ｔ４２、Ｔ４４、Ｔ１３２、Ｔ１３４、Ｔ１４２、Ｔ１４４、Ｔ２１２、Ｔ２１４、Ｔ２２２、Ｔ２２４、Ｔ２３２、Ｒ２３４、Ｔ２４２、Ｔ２４４、Ｔ２５２、Ｔ２５４、Ｔ２６２、Ｔ２６４、Ｔ２７２、Ｔ２７３Ｔ２８２、Ｔ２８４、Ｔ３１２、Ｔ３１４、Ｔ３２２、Ｔ３２４、Ｔ３３２、Ｔ３３４、Ｔ３４２、Ｔ３４４、Ｔ４１２、Ｔ４１４、Ｔ４２２、Ｔ４２４、Ｔ４３２、Ｔ４３４、Ｔ４４２、Ｔ４４４、Ｔ４５２、Ｔ４５４、Ｔ４６２、Ｔ４６４、Ｔ５１２、Ｔ５１４、Ｔ５２２、Ｔ５２４、Ｔ５３２、Ｔ５３４、Ｔ５４２、Ｔ５４４ ＮＭＯＳトランジスタ

Claims (12)

1. 信号入力端子と、
   前記信号入力端子と電気的に接続し、前記信号入力端子に入力された入力パルス信号の立ち上がりエッジから第１遅延時間だけ遅延して立ち上がりかつ前記入力パルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する凸パルスフィルタ回路部と、
   前記凸パルスフィルタ回路部と並列回路を構成するように前記信号入力端子と電気的に接続し、前記入力パルス信号を反転させた反転パルス信号の立ち上がりエッジから前記第１遅延時間と異なる第２遅延時間だけ遅延して立ち上がりかつ前記反転パルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する凹パルスフィルタ回路部と、
   前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部のうち一方の回路部と電気的に接続する第１端子と、前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部のうち他方の回路部と電気的に接続する第２端子と、を備え、前記第１端子に入力されたパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記第２端子に入力されたパルス信号の立ち上がりエッジに同期して立ち下がる出力パルス信号を生成するラッチ回路部と、
   前記ラッチ回路部からの出力信号を出力するための信号出力端子と、
   前記信号入力端子に入力される前記入力パルス信号のデューティ比と前記信号出力端子で出力されるパルス信号のデューティ比とが一致するように、前記信号入力端子から前記信号出力端子までの途中でパルス信号のパルス幅を増加又は変更するパルス幅調節手段と、
   を備えることを特徴とする入力フィルタ回路。
2. 前記パルス幅調節手段は、
   前記信号入力端子に入力される前記入力パルス信号のデューティ比と前記信号出力端子で出力されるパルス信号のデューティ比とが一致するように前記第１遅延時間と前記第２遅延時間の差分だけ、前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部のうち一方の回路部が出力したパルス信号の幅を調節するパルス幅調節回路部を含むことを特徴とする請求項１に記載の入力フィルタ回路。
3. 前記パルス幅調節回路部は、
   前記一方の回路部の出力したパルス信号を反転させた反転パルス信号の立ち上がりエッジから前記第１遅延時間と前記第２遅延時間の差分だけ遅延して立ち上がりかつ前記一方の回路部の出力したパルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する第１パルス調節回路部と、
   前記第１パルス調節回路部の出力したパルス信号を反転させた反転パルス信号の立ち上がりエッジから前記第１遅延時間と前記第２遅延時間の差分だけ遅延して立ち上がりかつ前記第１パルス調節回路部の出力したパルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する第２パルス調節回路部と、
   を含むことを特徴とする請求項２に記載の入力フィルタ回路。
4. 前記パルス幅調節手段は、
   前記信号入力端子に入力される前記入力パルス信号のデューティ比と前記信号出力端子で出力されるパルス信号のデューティ比とが一致するように前記信号入力端子と前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部からなる並列回路との間のパルス信号のパルス幅を前記第１遅延時間と前記第２遅延時間の差分だけ調節するパルス幅調節回路部と、
   を備えることを特徴とする請求項１に記載の入力フィルタ回路。
5. 前記パルス幅調節手段は、
   前記信号入力端子に入力される前記入力パルス信号のデューティ比と前記信号出力端子で出力されるパルス信号のデューティ比とが一致するように前記凸パルスフィルタ回路部および前記凹パルスフィルタ回路部からなる並列回路と前記信号出力端子との間のパルス信号のパルス幅を前記第１遅延時間と前記第２遅延時間の差分だけ調節するパルス幅調節回路部と、
   を備えることを特徴とする請求項１に記載の入力フィルタ回路。
6. 前記パルス幅調節回路部が、
   前記ラッチ回路部の出力端子と電気的に接続し、前記ラッチ回路部の出力端子からのパルス信号の立ち上がりエッジから第３遅延時間だけ遅延して立ち上がりかつ前記ラッチ回路部の出力端子からのパルス信号の立下りに同期して立ち下がるパルス信号を出力する凸パルス調節回路部と、
   前記凸パルス調節回路部と並列に前記ラッチ回路部の出力端子と電気的に接続し、前記ラッチ回路部の出力端子からのパルス信号を反転させた出力反転パルス信号の立ち上がりエッジから前記第３遅延時間と異なる第４遅延時間だけ遅延して立ち上がりかつ前記出力反転パルス信号の立下りに同期して立ち下がるパルス信号を出力する凹パルス調節回路部と、
   前記凸パルス調節回路部と電気的に接続する第３入力端子および前記凹パルス調節回路部と電気的に接続する第４入力端子を有し、前記凸パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記凹パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち下がるパルス信号を、前記信号出力端子に出力する出力調節回路部と、
   を含み、
   前記第３遅延時間は前記第２遅延時間と等しく、前記第４遅延時間は前記第１遅延時間と等しいことを特徴とする請求項５に記載の入力フィルタ回路。
7. 前記パルス幅調節手段は、
   前記信号入力端子と電気的に接続し、前記入力パルス信号の立ち上がりエッジから前記第２遅延時間だけ遅延して立ち上がりかつ前記入力パルス信号の立下りに同期して立ち下がるパルス信号を出力する凸パルス調節回路部と、
   前記凸パルス調節回路部と電気的に接続する第３入力端子および前記ラッチ回路部と電気的に接続する第４入力端子を有し、前記凸パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記ラッチ回路部の出力するパルス信号を反転させた反転パルス信号の立ち上がりエッジに同期して立ち下がるパルス信号を出力するラッチ調節回路部と、
   を含むことを特徴とする請求項１に記載の入力フィルタ回路。
8. 前記第２遅延時間は、前記第１遅延時間よりも短い時間であることを特徴とする請求項７に記載の入力フィルタ回路。
9. 前記パルス幅調節手段は、
   前記信号入力端子と電気的に接続し、前記反転パルス信号の立ち上がりエッジから前記第１遅延時間だけ遅延して立ち上がりかつ前記反転パルス信号の立下りに同期して立ち下がるパルス信号を出力する凹パルス調節回路部と、
   前記凹パルス調節回路部と電気的に接続する第３入力端子および前記ラッチ回路部と電気的に接続する第４入力端子を有し、前記凹パルス調節回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記ラッチ回路部の出力するパルス信号を反転させた反転パルス信号の立ち上がりエッジに同期して立ち下がるパルス信号を出力するラッチ調節回路部と、
   を含むことを特徴とする請求項１に記載の入力フィルタ回路。
10. 前記第１遅延時間は、前記第２遅延時間よりも短い時間であることを特徴とする請求項９に記載の入力フィルタ回路。
11. 前記凸パルスフィルタ回路部が、
    前記信号入力端子と電気的に接続し、前記信号入力端子に入力されたパルス信号の立ち上がりエッジから前記第２遅延時間だけ遅延して立ち上がりかつ前記入力パルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する第１凸パルスフィルタ回路部と、
    前記第１凸パルスフィルタ回路部が出力したパルス信号の立ち上がりエッジから前記第１遅延時間と前記第２遅延時間の差分だけ遅延して立ち上がりかつ前記第１凸パルスフィルタ回路部が出力したパルス信号の立下りエッジに同期して立ち下がるパルス信号を、前記ラッチ回路部に対して出力する第２凸パルスフィルタ回路部と、
    を含み、
    前記パルス幅調節手段は、
    前記第１凸パルスフィルタ回路部と電気的に接続する第３入力端子および前記ラッチ回路部とインバータを介して電気的に接続する第４入力端子を有し、前記第１凸パルスフィルタ回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記ラッチ回路部の出力するパルス信号を反転させた反転パルス信号の立ち上がりエッジに同期して立ち下がるパルス信号を出力する第２ラッチ回路部を、含むことを特徴とする請求項１に記載の入力フィルタ回路。
12. 前記凹パルスフィルタ回路部が、
    前記信号入力端子と電気的に接続し、前記信号入力端子に入力されたパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記入力パルス信号の立下りエッジから前記第１遅延時間だけ遅延して立ち下がるパルス信号を出力する前段パルスフィルタ回路部と、
    前記前段パルスフィルタ回路部が出力したパルス信号を反転させた反転パルス信号の立ち上がりエッジから前記第１遅延時間と前記第２遅延時間の差分だけ遅延して立ち上がりかつ前記反転パルス信号の立下りエッジに同期して立ち下がるパルス信号を、前記ラッチ回路部に対して出力する後段パルスフィルタ回路部と、
    を含み、
    前記パルス幅調節手段は、
    前記ラッチ回路部と電気的に接続する第３入力端子および前記前段パルスフィルタ回路部と電気的に接続する第４入力端子を有し、前記ラッチ回路部の出力するパルス信号の立ち上がりエッジに同期して立ち上がりかつ前記前段パルスフィルタ回路部の出力するパルス信号の立下りエッジに同期して立ち下がるパルス信号を出力する第２ラッチ回路部を、含むことを特徴とする請求項１に記載の入力フィルタ回路。

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