KR19980032782A - 신호 입력 회로 - Google Patents
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Abstract
신호 입력 회로에서 입력 신호 적분 회로는 소정의 적분 기간 동안에만 입력 신호를 적분한다. 기준 전압 적분 회로는 이 소정의 적분 기간 동안에 기준 전압을 적분한다. 차동 증폭 회로는 입력 신호 적분 회로의 출력 신호와 기준 전압 적분 회로의 출력 신호 사이의 차(a difference)를 증폭한다. 입력 신호 적분 회로는 소정의 적분 기간 동안에만 입력 신호에 대응하여 전하를 저장했다가 이 저장된 전하를 후속의 적분 기간 이전에 방출하는 충전/방전형 적분 회로일 수도 있다. 기준 전압 적분 회로는 소정의 적분 기간 동안에만 기준 전압에 대응하여 전하를 저장했다가 이 저장된 전하를 후속의 적분 기간 이전에 방출하는 충전/방전형 적분 회로일 수도 있다. 차동 증폭 회로는 전류 미러형 차동 증폭기이거나 혹은 교차 접속형 감지 증폭기일 수도 있다.
Description
본 발명은 신호 입력 회로에 관한 것으로, 더 구체적으로는 고속의 소진폭 인터페이스 회로에 사용하기 적합한 디지탈 신호 입력 회로에 관한 것이다.
지금까지는, 소진폭을 갖는 디지탈 신호를 입력하기 위한 회로로서, 전류 미러형 차동 증폭기와 래치 회로를 조합시킨 회로가 널리 이용되었었다. 이러한 회로에서 소진폭의 디지탈 신호는 디지탈 회로에 의해 다루어질 수 있을 정도의 전압으로 전류 미러형 차동 증폭기에 의해 증폭된 이후에 래치 회로에 보유된다. 예를 들어, 도 1에 도시된 신호 입력 회로는 입력 신호(또는 소진폭 디지탈 신호)와 기준 전압 사이의 차(a difference)를 증폭하는 차동 증폭기(3)와, 클록 신호를 이용해 차동 증폭기(3)의 출력 신호를 취하여 내부에 보유하는 래치 회로(4)를 포함한다. 입력 신호는 차동 증폭기에 의해 증폭된 이후, 래치 회로에 클록 신호의 타이밍으로 보유되었다가, 디지탈 출력 신호로서 출력된다.
그러나 이러한 입력 회로에서는 차동 증폭기(3)의 출력 신호가 클록 타이밍으로 래치 회로(4)에 보유되므로, 래치 회로(4)는 입력 신호가 소정의 시간 동안 계속 유효함에도 불구하고 이 입력 신호의 순간 전압만을 취하게 되어, 입력 신호에 잡음이 중첩될 경우 입력 신호의 레벨을 잘못 판단하기 쉬워진다.
예를 들어, 도 2(a) 내지 2(c)에 도시된 것처럼, 잡음이 입력 신호에 중첩되지 않는 경우에 차동 증폭기(3)의 출력 신호는 입력 신호와 기준 전압 사이의 차에 대응하는 구형파이고, 래치 회로(4)에서 출력되는 출력 신호도 입력 신호에 대응하는 구형파이다. 그러나, 입력 신호에 잡음이 중첩되면, 잡음의 영향으로 인해, 차동 증폭기의 출력 신호가 반드시 입력 신호와 기준 전압 사이의 차에 대응하는 구형파인 것만은 아니다. 즉, 래치 회로(4)에 의해 래칭되는 시점으로부터 차동 증폭기(3)의 지연 시간만큼 거슬러 올라간 시점에서 입력 신호에 큰 잡음이 중첩될 때, 래치 회로(4)에 의해 래칭되는 타이밍에서 차동 증폭기(3)의 출력 신호는 부정확하며 불충분한 전압을 갖는다. 이 경우, 준안정(metastable) 상태라고 불리우는 비정상 상태가 래치 회로(4)에서 발생되어, 잘못된 전압이 래치 회로(4)에 보유된다.
잡음에 대해 최대 마진을 갖기 위해, 입력 신호의 파형은 가능한 구형파에 근접할 필요가 있으며, 래치 회로(4)에 의한 래칭 타이밍은 입력 신호의 진폭이 최대로 되는 시점으로 설정되어야 한다. 그러나, 전송 속도가 100MHz를 초과하는 경우에는, 입력 신호의 파형을 정밀하게 제어하는 것이 어렵고, 래치 회로(4)에 의한 래칭 타이밍을 정밀하게 제어하는 것도 어렵다.
또한, 일본 특개평 제 8-63268호에는 잡음의 영향을 줄이기 위해 입력 신호를 적분하는 적분 회로가 제공되어 있는 입력/출력 인터페이스 회로 장치가 개시되어 있다. 그러나, 이러한 입력/출력 인터페이스 회로 장치는 기준 전압 단자로부터 입력된 기준 전압을 적분하는 적분 회로를 구비하고 있지 않다. 그러므로, 잡음이 기준 전압에 중첩되는 경우에는 정확한 디지탈 출력 전압 신호를 입수하기가 불가능하다.
본 발명의 목적은, 잡음이 입력 신호뿐만 아니라 기준 전압상에 중첩되는 경우에도 정확한 디지탈 출력 신호를 입수할 수 있는 신호 입력 회로를 제공하는 것이다.
도 1은 종래의 입력 신호 회로를 도시하는 블록도.
도 2의 (a) 내지 (c)는 도 1에 도시된 신호 입력 회로의 동작을 예시하는 파형도.
도 3은 본 발명의 실시예 1에 따른 신호 입력 회로를 도시하는 블록도.
도 4의 (a) 내지 (c)는 도 3에 도시된 신호 입력 회로의 동작을 예시하는 파형도.
도 5는 본 발명의 실시예 2에 따른 신호 입력 회로를 도시하는 블록도.
도 6은 도 5에 도시된 신호 입력 회로의 동작을 예시하는 도면.
도 7은 본 발명의 실시예 3에 따른 신호 입력 회로를 도시하는 블록도.
도 8의 (a) 내지 (d)는 도 7에 도시된 신호 입력 회로의 동작을 예시하는 파형도.
도 9의 (a) 내지 (d)는 도 7에 도시된 신호 입력 회로의 동작을 예시하는 파형도.
도면의 주요 부분에 대한 부호의 설명
20, 100 : 신호 입력 회로
21, 111, 121, 131, 141 : 입력 신호 적분 회로
22, 112, 122, 132, 142 : 기준 전압 적분 회로
23, 113, 123, 133, 143 : 차동 증폭기
24, 114, 124, 134, 144 : 래치 회로
110, 120, 130, 140, 200 : 신호 입력 회로 유닛
210 : 적분 회로 섹션 211 : 충전부
212, 232 : 방전부 220 : 절환 섹션
230 : 차동 증폭기/래치 섹션 231 : 감지 증폭기부
전술한 목적을 달성하기 위해, 본 발명의 신호 입력 회로는 입력 신호와 기준 전압을 비교하여 0 또는 1을 판정하는 디지탈 신호 입력 회로로서, 외부로부터 인가되는 타이밍 신호에 따라 결정되는 소정의 기간내에서만 아날로그 신호인 입력 신호를 적분하는 입력 신호 적분 회로와, 이 소정의 기간내에 아날로그 전압인 기준 전압을 적분하는 기준 전압 적분 회로와, 입력 신호 적분 회로의 출력 신호와 기준 전압 적분 회로의 출력 신호를 비교하는 비교 회로를 구비한다.
입력 신호와 기준 전압을 비교하기 이전에, 입력 신호와 기준 전압은 입력 신호 적분 회로와 기준 전압 적분 회로에 의해 사전 결정되는 소정 기간내에서만 각각 적분된다. 이 적분 기간은 입력 신호의 신호 전송 속도로부터 결정된다. 입력 신호가 NTZ 신호일 때, 적분 기간은 입력 신호의 전송 속도의 역수(즉, 입력 신호의 주기)와 사실상 동일하거나 혹은 약간 짧은 것이 바람직하다. 입력 신호 또는 기준 전압이 아날로그적으로 적분될 때, 입력 신호상에 랜덤하게 중첩된 잡음은 평균되어 상쇄된다. 또한, 입력 신호와 기준 전압의 비교는 실시간에서 행해지지 않는다. 그러므로, 순간적인 잡음으로 인해 논리가 일시적으로 반전되는 경우, 이러한 반전의 시간이 충분히 짧기만 하면 반전은 동작에 영향을 미치지 않는다. 랜덤한 잡음인 경우, 큰 전압을 갖는 잡음은 발생 가능성이 작고 그 지속 기간도 짧은 것으로 간주되므로, 적분하는 것은 매우 실용적이다. 더욱이, 특정한 시점에서 샘플링이 행하여지는 것이 아니므로, 입력 신호의 파형 왜곡은 논리 판정에 거의 영향을 미치지 않는다.
적분과 비교의 순서는 중요하다. 일반적으로, 차동 증폭기의 속도는 잡음에 포함된 고주파수를 완전히 증폭할 만큼 고속이지 않다. 이것은 소진폭을 갖는 잡음에 대해 차동 증폭기가 저역 통과 필터로서 기능하여 잡음을 제거한다는 것을 의미한다. 그러나, 잡음이 차동 증폭기의 출력 신호를 반전시킬 만큼 충분히 크다면, 잡음을 제거한 이후에도 얼마의 시간 동안 잘못된 출력 신호가 계속 출력될 가능성이 있다. 이러한 잘못된 출력 신호가 적분될 경우, 큰 진폭을 갖는 잡음의 영향은 그와 반대로 증가하게 될 것이다.
이와 반대로, 본 발명에서처럼 입력 신호를 직접 적분하면, 적분 회로의 속도는 입력 신호를 적분하기에 충분할 정도로 고속이다. 또한, 입력 신호용과 기준 전압용으로 적분 회로가 각각 준비된다. 따라서, 입력 신호상에 중첩된 잡음이 회로에 예기치 않은 영향을 미칠 염려가 없어진다.
적분 회로로서, 외부에서 인가되는 타이밍 신호에 의해 결정되는 타이밍으로 동작하는 충전/방전형 적분 회로를 이용할 수 있다. 비교 회로로서는, 전류 미러형 차동 증폭기 또는 교차 접속형 차동 증폭기를 이용할 수 있다. 또한, 비교 회로의 출력 신호를 저장하기 위해 리세트/세트(RS) 플립플롭 회로가 제공되는 것이 바람직하다.
고속의 신호 전송을 위하여, 복수의 전술한 신호 입력 회로를 이용하여, 외부에서 인가된 타이밍 신호로부터 발생되며 서로 중복되지 않는 복수의 연속적인 내부 타이밍 신호에 따라 이들 복수의 신호 입력 회로들을 구동함으로써, 입력 동작을 연속적으로 수행할 수 있는 신호 입력 시스템을 구성할 수 있다.
본 발명의 제 1 양상에 따른 신호 입력 회로는 소정의 적분 기간에만 입력 신호를 아날로그적으로 적분하는 입력 신호 적분 수단과, 이 소정의 적분 기간에만 기준 전압을 아날로그적으로 적분하는 기준 전압 적분 수단과, 입력 신호 적분 수단의 출력 신호와 기준 전압 적분 수단의 출력 신호 사이의 차(a difference)를 증폭하는 차동 증폭 수단을 포함한다.
본 발명의 제 2 양상에 따른 신호 입력 회로는 제 1 및 제 2 신호 입력 회로 유닛을 포함하되, 이 때 제 1 신호 입력 회로 유닛은, 제 1 클록 신호에 의해 정해지는 타이밍으로 소정의 적분 기간에만 입력 신호를 아날로그적으로 적분하는 제 1 입력 신호 적분 수단과, 제 1 클록 신호에 의해 정해지는 타이밍으로 전술한 소정의 적분 기간에만 기준 전압을 아날로그적으로 적분하는 제 1 기준 전압 적분 수단과, 제 1 입력 신호 적분 수단의 출력 신호와 제 1 기준 전압 적분 수단의 출력 신호 사이의 차(a difference)를 증폭하는 제 1 차동 증폭 수단을 포함하는 반면, 제 2 신호 입력 회로 유닛은, 제 2 클록 신호에 의해 정해지는 타이밍으로 소정의 적분 기간에만 입력 신호를 아날로그적으로 적분하는 제 2 입력 신호 적분 수단과, 제 2 클록 신호에 의해 정해지는 타이밍으로 전술한 소정의 적분 기간에만 기준 전압을 아날로그적으로 적분하는 제 2 기준 전압 적분 수단과, 제 2 입력 신호 적분 수단의 출력 신호와 제 2 기준 전압 적분 수단의 출력 신호 사이의 차(a difference)를 증폭하는 제 2 차동 증폭 수단을 포함한다.
본 발명의 제 3 양상에 따른 신호 입력 회로는 적분 회로 섹션, 절환(change-over) 섹션, 차동 증폭기/래치 섹션을 포함한다. 적분 회로 섹션은 다시 제 1 충전부와 제 1 방전부를 구비하는데, 제 1 충전부는, 입력 신호가 입력되는 게이트와 제 1 적분 노드에 접속된 드레인을 갖는 제 1 충전 트랜지스터와, 기준 전압이 입력되는 게이트와 제 2 적분 노드에 접속된 드레인을 갖는 제 2 충전 트랜지스터를 구비하는 반면, 제 1 방전부는 제 1 클록 신호에 따라 제 1 적분 노드의 전압과 제 2 적분 노드의 전압을 각각 0V를 포함한 소정 전압으로 설정하도록 되어 있다. 한편, 절환 섹션은, 소스/드레인은 제 1 적분 노드에 접속되고 드레인/소스는 제 1 노드에 접속되며 제 1 클록 신호에 따라 턴 온되는 제 1 분리용 트랜지스터와, 소스/드레인은 제 2 적분 노드에 접속되고 드레인/소스는 제 2 노드에 접속되며 제 1 클록 신호에 따라 제 1 분리용 트랜지스터와 동시에 턴 온되는 제 2 분리용 트랜지스터와, 소스/드레인은 제 1 노드에 접속되고 드레인/소스는 제 3 노드에 접속되며 제 1 클록 신호에 따라 제 1 분리용 트랜지스터가 턴 오프되는 시점에서 턴 온되는 제 3 분리용 트랜지스터와, 소스/드레인은 제 2 노드에 접속되고 드레인/소스는 제 4 노드에 접속되며 제 1 클록 신호에 따라 제 3 분리용 트랜지스터와 동시에 턴 온되는 제 4 분리용 트랜지스터를 포함한다. 마지막으로, 차동 증폭기/래치 섹션은 감지 증폭기부와 제 2 방전부와 래치부를 포함하는데, 감지 증폭기부는, 입력 단자는 제 2 노드에 접속되고 출력 단자는 제 3 노드에 접속된 제 1 인버터 회로와, 입력 단자는 제 1 노드에 접속되고 출력 단자는 제 4 노드에 접속된 제 2 인버터 회로를 구비하고, 서로간에 위상이 상이한 제 1 클록 신호와 제 2 클록 신호의 논리곱에 따라서 제 1 노드의 전압과 제 2 노드의 전압 사이의 차를 증폭하는 반면, 제 2 방전부는, 제 3 클록 신호에 따라 0V를 포함한 소정의 전압으로 제 3 노드의 전압과 제 4 노드의 전압을 각각 설정하도록 되어 있으며, 래치부는, 제 3 노드의 전압과 제 4 노드의 전압이 입력되는 리세트/세트 플립플롭 회로를 구비한다.
실시예 1
도 3은 본 발명의 실시예 1에 따른 신호 입력 회로(20)를 도시한다. 신호 입력 회로(20)는 입력 신호 S와 클록 신호 CLK가 입력되는 입력 신호 적분 회로(21)와, 기준 전압 R과 클록 신호 CLK가 입력되는 기준 전압 적분 회로(22)와, 입력 신호 적분 회로(21)의 출력 신호와 기준 전압 적분 회로(22)의 출력 신호 사이의 차를 증폭하는 차동 증폭기(23)와, 차동 증폭기(23)의 출력 신호를 취하여 클록 신호 CLK를 이용해 내부에 보유하는 래치 회로(24)를 포함한다. 디지탈 출력 신호 D는 래치 회로(24)로부터 출력된다.
입력 신호 적분 회로(21)는 충전/방전형 적분 회로로서, 클록 신호 CLK에 의해 정해지는 적분 기간에만 입력 신호 S에 대응하여 전하를 저장하였다가 이후에 이 저장된 전하를 방전 기간에서 후속 적분 기간이 될 때까지 방출한다. 기준 전압 적분 회로(22)도 충전/방전형 적분 회로로서, 클록 신호 CLK에 의해 정해지는 적분 기간에만 기준 전압 R에 대응하여 전하를 저장하였다가 이후에 이 저장된 전하를 방전 기간에서 후속의 적분 기간이 될 때까지 방출한다.
잡음이 입력 신호 S와 기준 전압 R상에 중첩되지 않을 경우, 도 4(a)의 좌반부에 도시된 것처럼, 입력 신호 S는 구형파 신호이고, 기준 전압 R은 입력 신호 S의 최소 전압 레벨과 최대 전압 레벨 사이의 중간 DC 전압 레벨을 갖는 전압이다. 구형파 입력 신호 S는 도 4(a)에 도시된 적분 기간 T1에만 입력 신호 적분 회로(21)에 의해 아날로그적으로 적분됨으로써, 도 4(b)에 도시된 것처럼, 입력 신호 적분 회로(21)의 출력 신호는 적분 기간 T1에서는 점차 증가하다가 그 이후에 방전 기간 TD에서는 점차 감소한다. 또한, 기준 전압 R도 적분 기간 T1에만 기준 전압 적분 회로(22)에 의해 아날로그적으로 적분됨으로써, 기준 전압 적분 회로(22)의 출력은 도 4(b)에 도시된 것처럼 적분 기간 T1에서는 점차 증가하다가 그 이후에 방전 기간 TD에서는 점차 감소한다. 이 때, 입력 신호 S의 레벨이 기준 전압 R의 레벨보다 더 크다면, 기준 전압 적분 회로(22)의 출력 신호의 최대값이 입력 신호 적분 회로(21)의 출력 신호의 최대값보다 더 커질 가능성은 없다. 그와 반대로, 입력 신호 S의 레벨이 기준 전압 R의 레벨보다 더 작다면, 기준 전압 적분 회로(22)의 출력 신호의 최대값이 입력 신호 적분 회로(21)의 출력 신호의 최대값보다 더 작아질 가능성이 없다. 따라서, 입력 신호 적분 회로(21)의 출력 신호와 기준 전압 적분 회로(22)의 출력 신호 사이의 차에 대응하는 차동 증폭기(23)의 출력 신호가 적분 기간 T1의 종료 시점보다 약간 이전에 샘플링 위치에서 래치 회로(24)에 의해 추출되어 보유될 때(도 4(c) 참조), 래치 회로(24)에서 출력되는 디지탈 출력 신호는 도 4(c)에 나타낸 것처럼 입력 신호 S에 대응하는 신호를 나타낸다. 즉, 입력 신호 S의 레벨이 기준 전압 R의 레벨보다 클 때, 디지탈 출력 신호 D는 고레벨(H)을 갖는다. 반대로, 입력 신호 S의 레벨이 기준 전압 R의 레벨보다 작을 때, 디지탈 출력 신호 D는 저레벨(L)을 갖는다.
이와 대조적으로, 잡음이 입력 신호 S와 기준 전압 R상에 중첩되는 경우, 입력 신호 S는 구형파 신호가 아니라, 도 4(a)의 우반부에 도시한 것처럼, 그 신호 레벨이 적분 기간 T1 동안에 복잡하게 변하는 신호이다. 또한, 기준 전압 R도 소정의 DC 전압 레벨을 갖는 전압이 아니라, DC 전압 레벨이 복잡하게 변하는 전압이다. 그러나, 입력 신호 S는 적분 기간 T1 동안 입력 신호 적분 회로(21)에 의해 아날로그적으로 적분된다. 따라서, 입력 신호 적분 회로(21)의 출력 신호는 도 4(b)에 도시된 신호로서 나타나거나, 혹은 잡음이 입력 신호 S상에 중첩되지 않을 때에 나타나는 신호와 거의 유사한 신호로서 나타나게 된다. 기준 전압 적분 회로(22)의 출력 신호도 도 4(b)에 도시된 것과 같은 신호로서 나타나거나, 혹은 잡음이 기준 전압 R상에 중첩되지 않을 때 나타나는 신호와 거의 유사한 신호로서 나타나게 된다. 이 때, 잡음을 배제한 입력 신호 S의 레벨이 잡음을 배제한 기준 전압 R의 레벨보다 크다면, 기준 전압 적분 회로(22)의 출력 신호의 최대값이 입력 신호 적분 회로(21)의 출력 신호의 최대값보다 더 커질 가능성은 없다. 그와 반대로, 잡음을 배제한 입력 신호 S의 레벨이 잡음을 배제한 기준 전압 R의 레벨보다 더 작다면, 기준 전압 적분 회로(22)의 출력 신호의 최대값이 입력 신호 적분 회로(21)의 출력 신호의 최대값보다 더 작아질 가능성이 없다. 따라서, 입력 신호 적분 회로(21)의 출력 신호와 기준 전압 적분 회로(22)의 출력 신호 사이의 차에 대응하는 차동 증폭기(23)의 출력 신호가 적분 기간 T1의 종료 시점보다 약간 이전에 샘플링 위치에서 래치 회로(24)에 의해 추출되어 보유될 때(도 4(c) 참조), 래치 회로(24)에서 출력되는 디지탈 출력 신호는 도 4(c)에 나타낸 것처럼 입력 신호 S에 대응하는 신호를 나타낸다. 즉, 잡음을 배제한 입력 신호 S의 레벨이 잡음을 배제한 기준 전압 R의 레벨보다 클 때, 디지탈 출력 신호 D는 고레벨(H)을 갖고, 잡음을 배제한 입력 신호 S의 레벨이 잡음을 배제한 기준 전압 R의 레벨보다 작을 때, 디지탈 출력 신호 D는 저레벨(L)을 갖는다.
실시예 2
실제 메모리용 LSI에서 다루어지는 입력 신호 din는 0.2V의 기준 전압 refin에 대해 ±0.2V의 진폭을 갖고, 800 Mbit/s의 비트 속도를 갖는다. 이러한 입력 신호 din는 장치에서 이용하기에는 너무 빠르므로, 그 비트 속도를 약 200 Mbit/s로 낮추어야 한다. 본 발명의 실시예 2에 따른 신호 입력 회로(100)는 이런 경우에 이용된다. 도 5에 도시된 것처럼, 신호 입력 회로(100)는 제 1 내지 제 4 신호 입력 회로 유닛(110 내지 140)을 포함하는데, 이들 각각의 신호 입력 회로 유닛은 도 3에 도시된 신호 입력 회로(20)와 유사한 구성을 가지며, 800 MHz의 주파수를 갖는 4상 클록 신호(a four-phase clock signal)(즉, 제 1 내지 제 4 클록 iclkb0 내지 iclkb3)에 의해 구동된다.
제 1 신호 입력 회로 유닛(110)은 입력 신호 din와 제 1 클록 신호 iclkb0가 입력되는 제 1 입력 신호 적분 회로(111)와, 기준 전압 refin과 제 1 클록 신호 iclkb0가 입력되는 제 1 기준 전압 적분 회로(112)와, 제 1 입력 신호 적분 회로(111)의 출력 신호와 제 1 기준 전압 적분 회로(112)의 출력 신호 사이의 차를 증폭하는 전류 미러형 제 1 차동 증폭기(113)와, 제 1 클록 신호 iclkbo를 이용해 제 1 차동 증폭기(113)의 출력 신호를 추출하여 보유하는 제 1 래치 회로(114)를 포함한다. 제 1 디지탈 출력 신호 D0는 제 1 래치 회로(114)에서 출력된다. 엄밀히 말하자면, 제 1 입력 신호 적분 회로(111)와 제 1 기준 전압 적분 회로(112)에 제 1 클록 신호 iclkb0가 입력되는 타이밍이, 이들 적분 회로의 후속 스테이지에 구비되어 있는 제 1 래치 회로(114)에 제 1 클록 신호 iclkb0가 입력되는 타이밍과 완전히 일치하는 것은 아닌데, 그 이유는 제 1 래치 회로(114)까지 약간의 지연이 존재하기 때문이다. 그러나, 이러한 지연은 매우 짧으므로 본원 명세서에서는 이 부분의 지연을 무시할 것이다.
제 2 신호 입력 회로 유닛(120)은 입력 신호 din와 제 2 클록 신호 iclkb1가 입력되는 제 2 입력 신호 적분 회로(121)와, 기준 전압 refin과 제 2 클록 신호 iclkb1가 입력되는 제 2 기준 전압 적분 회로(122)와, 제 2 입력 신호 적분 회로(121)의 출력 신호와 제 2 기준 전압 적분 회로(122)의 출력 신호 사이의 차를 증폭하는 전류 미러형 제 2 차동 증폭기(123)와, 제 2 클록 신호 iclkb1를 이용해 제 2 차동 증폭기(123)의 출력 신호를 추출하여 보유하는 제 2 래치 회로(124)를 포함한다. 제 2 디지탈 출력 신호 D1는 제 2 래치 회로(124)에서 출력된다.
제 3 신호 입력 회로 유닛(130)은 입력 신호 din와 제 3 클록 신호 iclkb2가 입력되는 제 3 입력 신호 적분 회로(131)와, 기준 전압 refin과 제 3 클록 신호 iclkb2가 입력되는 제 3 기준 전압 적분 회로(132)와, 제 3 입력 신호 적분 회로(131)의 출력 신호와 제 3 기준 전압 적분 회로(132)의 출력 신호 사이의 차를 증폭하는 전류 미러형 제 3 차동 증폭기(133)와, 제 3 클록 신호 iclkb2를 이용해 제 3 차동 증폭기(133)의 출력 신호를 추출하여 보유하는 제 3 래치 회로(134)를 포함한다. 제 3 디지탈 출력 신호 D2는 제 3 래치 회로(134)에서 출력된다.
제 4 신호 입력 회로 유닛(140)은 입력 신호 din와 제 4 클록 신호 iclkb3가 입력되는 제 4 입력 신호 적분 회로(141)와, 기준 전압 refin과 제 4 클록 신호 iclkb3가 입력되는 제 4 기준 전압 적분 회로(142)와, 제 4 입력 신호 적분 회로(141)의 출력 신호와 제 4 기준 전압 적분 회로(142)의 출력 신호 사이의 차를 증폭하는 전류 미러형 제 4 차동 증폭기(143)와, 제 4 클록 신호 iclkb3를 이용해 제 4 차동 증폭기(143)의 출력 신호를 추출하여 보유하는 제 4 래치 회로(144)를 포함한다. 제 4 디지탈 출력 신호 D3는 제 4 래치 회로(144)에서 출력된다.
다음, 본 실시예에 따른 신호 입력 회로(100)의 동작을 도 6을 참조하면서 설명할 것이다. 제 1 내지 제 4 클록 신호들 iclkb0 내지 iclkb3은 도 6에 도시된 것처럼 서로 1/4만큼씩 위상 변이된 클록들이다. 입력 신호 din의 제 1 데이터 data0는 제 1 클록 신호 iclkb0에 기초한 타이밍으로 도 3의 신호 입력 회로(20)에서의 처리 또는 제 1 신호 입력 회로 유닛(110)에서의 처리와 유사한 처리를 거쳐, 제 1 디지탈 출력 신호 D0로 변환된다. 입력 신호 din의 제 2 데이터 data1는 제 2 클록 신호 iclkb1에 기초한 타이밍으로 도 3의 신호 입력 회로(20)에서의 처리 또는 제 2 신호 입력 회로 유닛(120)에서의 처리와 유사한 처리를 거쳐, 제 2 디지탈 출력 신호 D1로 변환된다. 입력 신호 din의 제 3 데이터 data2는 제 3 클록 신호 iclkb2에 기초한 타이밍으로 도 3의 신호 입력 회로(20)에서의 처리 또는 제 3 신호 입력 회로 유닛(130)에서의 처리와 유사한 처리를 거쳐, 제 3 디지탈 출력 신호 D2로 변환된다. 입력 신호 din의 제 4 데이터 data3는 제 4 클록 신호 iclkb3에 기초한 타이밍으로 도 3의 신호 입력 회로(20) 또는 제 4 신호 입력 회로 유닛(140)에서의 처리와 유사한 처리를 거쳐, 제 4 디지탈 출력 신호 D3로 변환된다. 입력 신호 din의 제 5 데이터 data4는 제 1 클록 신호 iclkb0에 기초한 타이밍으로 도 3의 신호 입력 회로(20)에서의 처리 또는 제 1 신호 입력 회로 유닛(110)에서의 처리와 유사한 처리를 거쳐, 제 1 디지탈 출력 신호 D0로 변환된다. 순차적으로, 위와 유사한 동작이 반복된다. 그러므로써, 800 MHz/bit의 입력 신호 din가 제 1 내지 제 4 신호 입력 회로 유닛(110 내지 140)에 의해 파이프라인 방식으로 처리되어, 200 MHz/bit의 제 1 내지 제 4 디지탈 출력 신호 D0 내지 D3가 발생된다.
실시예 3
본 발명의 실시예 3에 따른 신호 입력 회로는 도 5에 도시된 신호 입력 회로(100)와 마찬가지로 제 1 내지 제 4 신호 입력 회로 유닛들로 구성되는 것은 유사하지만, 제 1 내지 제 4 신호 입력 회로 유닛의 구체적인 구성에 있어서는 실시예 2와 상이하다.
본 실시예에 따른 제 1 신호 입력 회로의 제 1 신호 입력 회로 유닛(200)의 구체적인 구성은 도 7을 참조하면서 이후부터 설명할 것이다.
제 1 신호 입력 회로 유닛(200)은 적분 회로 섹션(210)과 절환 섹션(220)과 차동 증폭기/래치 섹션(230)으로 이루어진다. 적분 회로 섹션(210)은 제 1 및 제 2 충전 PMOS 트랜지스터 P11 및 P12를 갖는 충전부(211)와, 제 1 내지 제 3 방전 NMOS 트랜지스터 N11 내지 N13를 갖는 제 1 방전부(212)와, 제 1의 PMOS 트랜지스터 P13를 포함한다. 제 1 충전 PMOS 트랜지스터 P11의 게이트에는 입력 신호 din가 입력되고, 제 2 충전 PMOS 트랜지스터 P12의 게이트에는 기준 전압 refin이 입력된다. 제 1 및 제 2 충전 PMOS 트랜지스터 P11 및 P12의 드레인들은 각각 제 1 및 제 2 적분 노드 s0db 및 s0rb에 접속된다. 제 1 및 제 2 충전 PMOS 트랜지스터 P11 및 P12의 소스들은 제 1의 PMOS 트랜지스터 P13의 드레인에 접속된다. 제 1의 PMOS 트랜지스터 P13의 소스에는 전원 전압 Vdd이 공급된다. 제 1의 PMOS 트랜지스터 P13의 게이트와, 제 1 내지 제 3 방전 NMOS 트랜지스터 N11 내지 N13의 게이트들에는 제 1 클록 신호 iclkb0가 입력된다. 제 1 방전 NMOS 트랜지스터 N11의 드레인은 제 1 적분 노드 s0db에 접속되고, 그 소스는 제 2 적분 노드 s0rb에 접속된다. 제 2 방전 NMOS 트랜지스터 N12의 드레인은 제 1 적분 노드 s0db에 접속되고, 그 소스는 접지된다. 제 3 방전 NMOS 트랜지스터 N13의 드레인은 제 2 적분 노드 s0rb에 접속되고, 그 소스는 접지된다.
적분 회로 섹션(210)과 절환 섹션(220)의 접속은 제 1 및 제 2 분리용 PMOS 트랜지스터 P12 및 P22에 의해 제어된다. 절환 섹션(220)과 차동 증폭기/래치 섹션(230)의 접속은 제 1 및 제 2 분리용 NMOS 트랜지스터 N21 및 N22에 의해 제어된다. 제 1 및 제 2 분리용 PMOS 트랜지스터 P21 및 P22의 게이트에는 제 1 클록 신호 iclkb0가 입력된다. 제 1 분리용 PMOS 트랜지스터 P21의 드레인/소스는 제 1 적분 노드 s0db에 접속되고, 그 소스/드레인은 제 1 노드 s1db에 접속된다. 제 2 분리용 PMOS 트랜지스터 P22의 드레인/소스는 제 2 적분 노드 s0rb에 접속되고, 그 소스/드레인은 제 2 노드 s1rb에 접속된다. 제 1 및 제 2 분리용 NMOS 트랜지스터 N21 및 N22의 게이트에는 제 1 클록 신호 iclkb0가 입력된다. 제 1 분리용 NMOS 트랜지스터 N21의 드레인/소스는 제 1 노드 s1db에 접속되고, 그 소스/드레인은 제 3 노드 s2b에 접속된다. 제 2 분리용 NMOS 트랜지스터 N22의 드레인/소스는 제 2 노드 s1rb에 접속되고, 그 소스/드레인은 제 4 노드 s2에 접속된다.
차동 증폭기/래치 섹션(230)은 교차 접속형 감지 증폭기로 이루어진 감지 증폭기부(231)와, 제 2 방전부(232)와, 래치부(233)와, 제 1 및 제 2 인버터 IN1 및 IN2와, 제 1의 NAND 게이트 NA1와, 제 2의 PMOS 트랜지스터 P36를 포함한다. 감지 증폭기 섹션(231)은, PMOS 트랜지스터 P31와 NMOS 트랜지스터 N31를 포함하는 제 1 인버터 회로와, PMOS 트랜지스터 P32와 NMOS 트랜지스터 N32를 포함하는 제 2 인버터 회로를 갖는다. 제 1 인버터 회로의 입력(즉, PMOS 트랜지스터 P31의 게이트와 NMOS 트랜지스터 N31의 게이트)는 제 2 노드 s1rb에 접속되고, 제 2 인버터 회로의 입력(즉, PMOS 트랜지스터 P32의 게이트와 NMOS 트랜지스터 N32의 게이트)는 제 1 노드 s1db에 접속된다. 제 1 인버터 회로의 출력(즉, PMOS 트랜지스터 P31와 NMOS 트랜지스터 N31의 접속점)은 제 3 노드 s2b에 접속되고, 제 2 인버터 회로의 출력(즉, PMOS 트랜지스터 P32와 NMOS 트랜지스터 N32의 접속점)은 제 4 노드 s2에 접속된다. 제 1 인버터 회로의 PMOS 트랜지스터 P31의 소스와 제 2 인버터 회로의 PMOS 트랜지스터 P32의 소스에는 전원 전압 Vdd이 제 2의 PMOS 트랜지스터 P36를 통해 공급된다. 제 1 인버터 회로의 NMOS 트랜지스터 N31의 소스와 제 2 인버터 회로의 NMOS 트랜지스터 N32의 소스는 접지된다.
차동 증폭기/래치 섹션(230)의 제 2 방전부(232)는 제 4 내지 제 6 방전 NMOS 트랜지스터 N33 내지 N35를 구비한다. 제 4 내지 제 6 방전 NMOS 트랜지스터 N33 내지 N35의 게이트에는 제 1 인버터 IN1를 통해 제 4 클록 신호 iclkb3가 입력된다. 제 4 방전 NMOS 트랜지스터 N33의 드레인은 제 3 노드 s2b에 접속되고, 그 소스는 제 4 노드 s2에 접속된다. 제 5 방전 NMOS 트랜지스터 N34의 드레인은 제 3 노드 s2b에 접속되고, 그 소스는 접지된다. 제 6 방전 NMOS 트랜지스터 N35의 드레인은 제 4 노드 s2에 접속되고, 그 소스는 접지된다.
차동 증폭기/래치 섹션(230)의 래치부(233)는 제 3 및 제 4 인버터 IN3 및 IN4와, 제 2 및 제 3 NAND 게이트 NA2 및 NA3를 갖는다. 제 3 인버터 IN3의 입력 단자는 제 3 노드 s2b에 접속되고, 제 4 인버터 IN4의 입력 단자는 제 4 노드 s2에 접속된다. 제 3 인버터 IN3의 출력 신호는 제 5 노드 s2p를 통해 제 2의 NAND 게이트 NA2에 입력되고, 제 4 인버터 IN4의 출력 신호는 제 6 노드 s2pb를 통해 제 3의 NAND 게이트 NA3에 입력된다. 제 2의 NAND 게이트 NA2의 출력 신호 dout는 제 3의 NAND 게이트 NA3에 입력되고, 제 3의 NAND 게이트 NA3의 출력 신호 doutb는 제 2의 NAND 게이트 NA2에 입력된다. 따라서, 제 2 및 제 3의 NAND 게이트 NA2 및 NA3는 RS 플립플롭을 형성한다.
차동 증폭기/래치 섹션(230)의 제 1의 NAND 게이트 NA1에는 제 1 클록 신호 iclkb0와 제 2 클록 신호 iclkb1가 입력되고, 제 1의 NAND 게이트 NA1의 출력은 제 2 인버터 IN2를 통해 제 2의 PMOS 트랜지스터 P36의 게이트에 입력된다. 제 2의 PMOS 트랜지스터 P36의 소스에는 전원 전압 Vdd이 공급된다.
다음, 제 1 신호 입력 회로 유닛(200)의 동작을 도 8(a) 내지 도 8(d), 그리고 도 9(a) 내지 도 9(d)를 참조하면서 설명할 것이다.
고레벨을 갖는 제 1 클록 신호 iclkb0가 제 1 신호 입력 회로 유닛(200)에 입력될 때, 제 1 및 제 2 분리용 PMOS 트랜지스터 P21 및 P22는 둘다 턴 오프되며, 따라서 적분 회로 섹션(210)과 절환 섹션(220)은 서로 분리된다. 이 때, 적분 회로 섹션(210)에서, 제 1의 PMOS 트랜지스터 P13가 턴 오프되므로, 전원 전압 Vdd이 제 1 및 제 2 충전 PMOS 트랜지스터 P11 및 P12의 소스들로 공급되지 않는다. 또한, 제 1 내지 제 3 방전 NMOS 트랜지스터 N11 내지 N13가 모두 턴 온되므로, 제 1 및 제 2 적분 노드 s0db 및 s0rb의 전압들은 각각 0V가 된다(즉, 적분 회로 섹션(210)에서의 방전 동작).
그와 반대로, 저레벨을 갖는 제 1 클록 신호 iclkb0가 제 1 신호 입력 회로 유닛(200)에 입력될 때, 제 1 내지 제 3 방전 NMOS 트랜지스터 N11 내지 N13는 모두 턴 오프되고, 제 1 및 제 2 분리용 PMOS 트랜지스터 P21 및 P22는 턴 온된다. 그 결과, 감지 증폭기부(231)의 제 2 인버터 회로를 형성하고 있는 두 개의 MOS 트랜지스터 P32 및 N32의 게이트들은 제 1 적분 노드 s0db에 대해 적분 캐패시턴스(integrating capacitances)로서 접속되며, 감지 증폭기부(231)의 제 1 인버터 회로를 형성하고 있는 두 개의 MOS 트랜지스터 P31 및 N31의 게이트들은 제 2 적분 노드 s0rb에 대해 적분 캐패시턴스로서 접속된다. 또한, 저레벨의 제 1 클록 신호 iclkb0가 게이트로 입력되는 제 1의 PMOS 트랜지스터 P13가 턴 온되므로, 제 1 및 제 2 충전 PMOS 트랜지스터 P11 및 P12의 동작 상태가 변경된다. 그러므로, 감지 증폭기부(231)의 제 2 인버터 회로를 형성하고 있는 두 개의 MOS 트랜지스터 P32 및 N32의 게이트들에는 입력 신호 din의 전압에 대응하는 전하가 저장되고, 감지 증폭기부(231)의 제 1 인버터 회로를 형성하고 있는 두 개의 MOS 트랜지스터 P31 및 N31의 게이트들에는 기준 전압 refin의 전압에 대응하는 전하가 저장된다. 그 결과, 제 1 및 제 2 적분 노드 s0db 및 s0rb의 각 전압은 전원 전압 Vdd을 향해 상승한다(적분 동작 또는 충전 동작).
제 1 및 제 2 적분 노드 s0db 및 s0rb에서의 전압 변화의 시뮬레이션 결과는 도 8(a) 내지 도 8(d)를 참조하여 설명할 것이다. 도 8(a)에 도시된 것처럼, 입력 신호 din는 200mV의 기준 전압 refin에 대해 ±200mV의 진폭을 가지며 2.5ns의 지속 기간을 갖는 삼각파이다. 도 8(b)에 도시된 것처럼, 4상 클록 신호(또는 제 1 내지 제 4 클록 iclkb0 내지 iclkb3)이 입력될 때, 제 1 및 제 2 적분 노드들 s0db 및 sorb의 각 전압은 도 8(c)에 도시된 것처럼 전원 전압 Vdd(약 2.5V)을 향해 상승한다. 이 때, 제 1 적분 노드 s0db의 전압은 제 2 적분 노드 s0rb의 전압보다 더 크며, 이것은 도 8(c)의 5.5 ns 내지 6 ns 부근을 확대하여 도 8(d)에 도시하였다.
차동 증폭기/래치 섹션(230)의 감지 증폭기부(231)를 형성하는 제 1 및 제 2 인버터 회로는, 입력 전압이 전원 전압 Vdd에 근접할 때 0V를 향해 구동되고, 입력 전압이 0V에 근접할 때에는 전원 전압 Vdd을 향해서 구동된다. 따라서, 제 1 노드 s1db의 전압이 제 2 노드 s1rb의 전압이 아닌 전원 전압 Vdd에 조금이라도 더 근접하면, 제 1 노드 s1db의 전압을 입력으로 갖는 제 2 인버터 회로가 제 4 노드 s2를 0V로 구동하는 구동력은, 제 2 노드 s1rb의 전압을 입력으로 갖는 제 1 인버터 회로가 제 3 노드 s2b를 0V로 구동하는 구동력보다 더 커진다. 증폭 동작시(즉, 제 1 클록 신호 iclkb0가 고레벨을 갖는 시간 동안), 제 1 및 제 2 분리용 NMOS 트랜지스터 N21 및 N22는 둘다 자신의 턴 온 상태가 되므로, 제 1 노드 s1db와 제 3 노드 s2b가 접속되고, 제 2 노드 s1rb와 제 4 노드 s2가 접속된다. 그 결과, 제 2 노드 s1rb의 전압은 계속해서 작아지고, 제 1 노드 s1db의 전압은 계속해서 커진다. 이러한 차동 증폭 동작을 이용함으로써, 적분 전압들 사이의 미소한 차는, CMOS로 구성된 제 1 및 제 2 인버터 IN1 및 IN2에 입력될 수 있을 정도의 레벨로 증폭된다.
저레벨을 갖는 제 4 클록 신호 iclkb3가 제 1 인버터 IN1에 입력될 때, 방전 신호 s2pr는 고레벨로 바뀐다. 그 결과, 제 4 내지 제 6 방전 NMOS 트랜지스터 N33 내지 N35는 모두 턴 온되고, 따라서 제 3 및 제 4 노드 s2b 및 s2는 0V가 된다(차동 증폭기/래치 섹션(230)에서의 방전 동작).
제 1 클록 신호 iclkb0가 저레벨인 시간의 후반부와 제 1 클록 신호 iclkb0가 고레벨인 시간 동안에, 차동 증폭기/래치 섹션(230)은 방전 동작과 증폭 동작을 연속적으로 수행한다. 제 3 및 제 4 노드 s2b 및 s2의 각각의 전압이 이전의 방전 동작의 결과로 0V가 되므로, 래치부(233)를 형성하고 있는 제 3 및 제 4 인버터 IN3 및 IN4의 출력 신호들은 각각 고레벨로 바뀐다. 따라서, 제 2 및 제 3의 NAND 회로 NA2 및 NA3에 의해 형성되는 RS 플립플롭은 방전 동작 직전의 상태를 보유한다.
차동 증폭기/래치 섹션(230)에서, 제 1의 NAND 회로 NA1와 제 2 인버터 회로 IN2로 형성된 논리곱 회로에 의해 제 1 클록 신호 iclkb0와 제 2 클록 신호 iclkb1의 논리곱이 결정되고, 그 결과 증폭 동작 허가 신호(the amplifying operation enabling signal) senb가 발생된다. 그러나, 게이트 지연으로 인해 증폭 동작 허가 신호 senb는 제 1 클록 신호 iclkb0가 저레벨로 바뀐 시점으로부터 훨씬 이후에 유효하게 된다. 예를 들어, 도 8(b)에 도시된 제 1 클록 신호 iclkb0의 경우, 증폭 동작 허가 신호 senb는 도 9(a)에 실선으로 도시된 신호이다. 증폭 동작은 증폭 동작 허가 신호 senb가 제레벨인 시간 동안에 수행된다. 이 증폭 동작에 의해, 제 1 노드 s1db의 전압은 도 9(b)에서 실선으로 도시한 것과 같이 증가하거나, 또는 도 8(c) 및 8(d)에 도시된 제 1 적분 노드 s0db의 전압의 증가에 이어서 6ns 내지 8ns 부근에서 증폭에 의해 증가한다. 그러므로, 도 9(b)에 도시된 것처럼 제 1 노드 s1db의 전압과 제 2 노드 s1rb의 전압 사이의 차가 확대되고, CMOS로 구성된 제 1 및 제 2 인버터 IN1 및 IN2에 입력될 수 있을 정도의 레벨로 증폭된다(도 9(c) 참조).
제 3 인버터 IN3나 제 4 인버터 IN4의 출력 신호가 저레벨로 바뀔 때, 데이터는 제 2 및 제 3의 NAND 회로 NA2 및 NA3로 형성된 RS 플립플롭에 저장되고, 이들 제 2 및 제 3의 NAND 회로 NA2 및 NA3로부터 출력 신호들 dout 및 doutb이 각각 출력된다(도 9(d) 참조). 도 9(d)에서, 실선으로 도시된 출력 신호 dout는 8ns 부근에서 반전된 이후에 고레벨로 유지되는 것으로 도시되어 있다. 이것은 도 8(a)에 도시된 입력 신호 din가 각각의 샘플링 시점에서 고레벨을 갖기 때문이다.
그 이후, 제 1 인버터 IN1에 입력된 제 4 클록 신호 iclkb3가 제레벨로 바뀔 때, 제 1 인버터 IN1는 저레벨로 바뀌고, 방전 신호 s2pr는 고레벨로 바뀐다. 그 결과, 차동 증폭기/래치 섹션(230)의 제 2 방전부(232)가 구동되어, 제 3 및 제 4 노드 s2b 및 s2가 0V로 된다.
전술한 동작을 반복함으로써, 소진폭의 입력 신호 din를 CMOS 레벨의 출력 신호들 dout 및 doutb로 변환시킬 수 있다.
Claims (11)
- 신호 입력 회로(a signal input circuit)에 있어서,소정의 적분 기간 동안에만 입력 신호를 아날로그적으로 적분하는 입력 신호 적분 수단과,상기 소정의 적분 기간 동안에만 기준 전압을 아날로그적으로 적분하는 기준 전압 적분 수단과,상기 입력 신호 적분 수단의 출력 신호와 상기 기준 전압 적분 수단의 출력신호 사이의 차(a difference)를 증폭하는 차동 증폭 수단을 포함하는신호 입력 회로.
- 제 1 항에 있어서,상기 입력 신호 적분 수단은 상기 소정의 적분 기간 동안에만 상기 입력 신호에 대응하여 제 1 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 1 전하를 방출하는 충전/방전형 적분 회로를 포함하고,상기 기준 전압 적분 수단은 상기 소정의 적분 기간 동안에만 상기 기준 전압에 대응하여 제 2 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 2 전하를 방출하는 충전/방전형 적분 회로를 포함하는 신호 입력 회로.
- 제 1 항에 있어서,상기 차동 증폭 수단은 전류 미러형 차동 증폭기(a current mirror type differential amplifier)를 포함하는 신호 입력 회로.
- 제 1 항에 있어서,상기 차동 증폭 수단은 교차 접속형 감지 증폭기(a cross-coupled type sense amplifier)를 포함하는 신호 입력 회로.
- 제 1 항에 있어서,상기 차동 증폭 수단의 출력 신호를 보유하는 리세트/세트 플립플롭 회로를 더 포함하는 신호 입력 회로.
- 신호 입력 회로에 있어서,제 1 및 제 2 신호 입력 회로 유닛을 포함하되,상기 제 1 신호 입력 회로 유닛은,제 1 클록 신호에 의해 정해지는 타이밍으로 소정의 적분 기간 동안에만 입력 신호를 아날로그적으로 적분하는 제 1 입력 신호 적분 수단과,상기 제 1 클록 신호에 의해 정해지는 상기 타이밍으로 상기 소정의 적분 기간 동안에만 기준 전압을 아날로그적으로 적분하는 제 1 기준 전압 적분 수단과,상기 제 1 입력 신호 적분 수단의 출력 신호와 상기 제 1 기준 전압 적분 수단의 출력 신호 사이의 차(a difference)를 증폭하는 제 1 차동 증폭 수단을 포함하고,상기 제 2 신호 입력 회로 유닛은,제 2 클록 신호에 의해 정해지는 타이밍으로 상기 소정의 적분 기간 동안에만 상기 입력 신호를 아날로그적으로 적분하는 제 2 입력 신호 적분 수단과,상기 제 2 클록 신호에 의해 정해지는 상기 타이밍으로 상기 소정의 적분 기간 동안에만 상기 기준 전압을 아날로그적으로 적분하는 제 2 기준 전압 적분 수단과,상기 제 2 입력 신호 적분 수단의 출력 신호와 상기 제 2 기준 전압 적분 수단의 출력 신호 사이의 차(a difference)를 증폭하는 제 2 차동 증폭 수단을 포함하는신호 입력 회로.
- 제 6 항에 있어서,상기 제 1 입력 신호 적분 수단은 상기 소정의 적분 기간 동안에만 상기 입력 신호에 대응하여 제 1 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 1 전하를 방출하는 충전/방전형 적분 회로를 포함하고,상기 제 1 기준 전압 적분 수단은 상기 소정의 적분 기간 동안에만 상기 기준 전압에 대응하여 제 2 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 2 전하를 방출하는 충전/방전형 적분 회로를 포함하고,상기 제 2 입력 신호 적분 수단은 상기 소정의 적분 기간 동안에만 상기 입력 신호에 대응하여 제 3 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 3 전하를 방출하는 충전/방전형 적분 회로를 포함하고,상기 제 2 기준 전압 적분 수단은 상기 소정의 적분 기간 동안에만 상기 기준 전압에 대응하여 제 4 전하를 저장하였다가 후속 적분 기간 이전에 상기 저장된 제 4 전하를 방출하는 충전/방전형 적분 회로를 포함하는 신호 입력 회로.
- 제 6 항에 있어서,상기 제 1 차동 증폭 수단과 상기 제 2 차동 증폭 수단은 각각 전류 미러형 차동 증폭기(a current mirror type differential amplifier)를 포함하는 신호 입력 회로.
- 제 6 항에 있어서,상기 제 1 차동 증폭 수단과 상기 제 2 차동 증폭 수단은 각각 교차 접속형 감지 증폭기(a cross-coupled type sense amplifier)를 포함하는 신호 입력 회로.
- 제 6 항에 있어서,상기 제 1 차동 증폭 수단의 출력 신호를 보유하는 제 1 리세트/세트 플립플롭 회로와,상기 제 2 차동 증폭 수단의 출력 신호를 보유하는 제 2 리세트/세트 플립플롭 회로를 더 포함하는 신호 입력 회로.
- 신호 입력 회로에 있어서,적분 회로 섹션(an integrating circuit section)과 절환 섹션(a change-over section)과 차동 증폭기/래치 섹션(a differential-amplifier/latch section)을 포함하되,상기 적분 회로 섹션은,게이트에는 입력 신호가 입력되고 드레인은 제 1 적분 노드에 접속되어 있는 제 1 충전 트랜지스터와, 게이트에는 기준 전압이 입력되고 드레인은 제 2 적분 노드에 접속되어 있는 제 2 충전 트랜지스터를 구비하는 충전부(a charging portion)와,제 1 클록 신호에 따라 상기 제 1 적분 노드의 전압과 상기 제 2 적분 노드의 전압을 각각 0V를 포함한 소정의 전압으로 설정하는 제 1 방전부(a first discharging portion)를 포함하고,상기 절환 섹션은,소스/드레인은 상기 제 1 적분 노드에 접속되고, 드레인/소스는 제 1 노드에 접속되며, 상기 제 1 클록 신호에 따라 턴 온 되는 제 1 분리용 트랜지스터와,소스/드레인은 상기 제 2 적분 노드에 접속되고, 드레인/소스는 제 2 노드에 접속되며, 상기 제 1 클록 신호에 따라 상기 제 1 분리용 트랜지스터와 동시에 턴 온되는 제 2 분리용 트랜지스터와,소스/드레인은 상기 제 1 노드에 접속되고, 드레인/소스는 제 3 노드에 접속되며, 상기 제 1 클록 신호에 따라 상기 제 1 분리용 트랜지스터가 턴 오프되는 시점에서 턴 온되는 제 3 분리용 트랜지스터와,소스/드레인은 상기 제 2 노드에 접속되고, 드레인/소스는 제 4 노드에 접속되며, 상기 제 1 클록 신호에 따라 상기 제 3 분리용 트랜지스터와 동시에 턴 온되는 제 4 분리용 트랜지스터를 포함하며,상기 차동 증폭기/래치 섹션은,입력 단자는 상기 제 2 노드에 접속되고 출력 단자는 상기 제 3 노드에 접속된 제 1 인버터와, 입력 단자는 상기 제 1 노드에 접속되고 출력 단자는 상기 제 4 노드에 접속된 제 2 인버터를 구비하며, 서로간에 위상이 상이한 상기 제 1 클록 신호와 제 2 클록 신호의 논리곱에 따라 상기 제 1 노드의 전압과 상기 제 2 노드의 전압 사이의 차(a difference)를 증폭하는 감지 증폭기부(a sense amplifier portion)와,제 3 클록 신호에 따라 상기 제 3 노드의 전압과 상기 제 4 노드의 전압을 각각 0V를 포함한 소정의 전압으로 설정하는 제 2 방전부(a second discharging portion)와,상기 제 3 노드의 전압과 상기 제 4 노드의 전압이 입력되는 리세트/세트 플립플롭 회로를 구비하는 래치부(a latch portion)를 포함하는신호 입력 회로.
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