JPH0863268A - 入出力インタフェース回路装置 - Google Patents
入出力インタフェース回路装置Info
- Publication number
- JPH0863268A JPH0863268A JP19817994A JP19817994A JPH0863268A JP H0863268 A JPH0863268 A JP H0863268A JP 19817994 A JP19817994 A JP 19817994A JP 19817994 A JP19817994 A JP 19817994A JP H0863268 A JPH0863268 A JP H0863268A
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- JP
- Japan
- Prior art keywords
- transmission bus
- input
- signal
- output interface
- circuit device
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】本発明は、高速化に対応する入出力インタフェ
ース回路装置に関し、その目的は、システムの伝送バス
信号に反射波が生じても、信号の“Ｈ”，“Ｌ”レベル
を判定することを可能とする回路構成を実現し、さまざ
まなバス形態でもより高速伝送化をめざした回路装置を
提供することにある。 【構成】レシーバ部２００に積分回路２０を付加構成し
た入出力インタフェース回路装置。 【効果】入出力インタフェース回路装置において、より
高速伝送化が実現できる。
ース回路装置に関し、その目的は、システムの伝送バス
信号に反射波が生じても、信号の“Ｈ”，“Ｌ”レベル
を判定することを可能とする回路構成を実現し、さまざ
まなバス形態でもより高速伝送化をめざした回路装置を
提供することにある。 【構成】レシーバ部２００に積分回路２０を付加構成し
た入出力インタフェース回路装置。 【効果】入出力インタフェース回路装置において、より
高速伝送化が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は入出力インタフェース回
路装置に係り、特にシステムの伝送バス信号に反射雑音
が重畳しても受信可能とし、高速伝送の入出力インタフ
ェース回路装置に関する。
路装置に係り、特にシステムの伝送バス信号に反射雑音
が重畳しても受信可能とし、高速伝送の入出力インタフ
ェース回路装置に関する。
【０００２】
【従来の技術】最近、ＭＰＵ，メモリの高速化に伴い、
高速伝送が可能な入出力インタフェースへの要求が高ま
ってきている。これに対応して整合終端して反射等の雑
音を抑え、小振幅にすることにより伝送ラインを高速に
重放電させ、高速化を狙った小振幅のインタフェースが
提案され始めている。
高速伝送が可能な入出力インタフェースへの要求が高ま
ってきている。これに対応して整合終端して反射等の雑
音を抑え、小振幅にすることにより伝送ラインを高速に
重放電させ、高速化を狙った小振幅のインタフェースが
提案され始めている。
【０００３】そのひとつの小振幅インタフェースの例を
図３に示す(U.S.P 5023488)。
図３に示す(U.S.P 5023488)。
【０００４】この動作を簡単に説明する。同図において
入出力インタフェース回路装置は、伝送バス３の両端に
整合終端用の終端抵抗２が接続され、その片端を各々、
終端電圧が供給される終端電源電圧端子１に接続された
伝送バス３に、オープンドレイン型ＮＭＯＳトランジス
タで構成するドライバ部１００，差動比較器のレシーバ
部２００から成る超大規模集積回路VLSI300 が任意数、
接続されるよう構成されている。
入出力インタフェース回路装置は、伝送バス３の両端に
整合終端用の終端抵抗２が接続され、その片端を各々、
終端電圧が供給される終端電源電圧端子１に接続された
伝送バス３に、オープンドレイン型ＮＭＯＳトランジス
タで構成するドライバ部１００，差動比較器のレシーバ
部２００から成る超大規模集積回路VLSI300 が任意数、
接続されるよう構成されている。
【０００５】伝送バス３での動作はVLSI300 においてド
ライバ部１００内の出力ドライバとなるオープンドレイ
ンのＮチャンネルＭＯＳトランジスタがデータ伝送入力
１５よりシステムの送信許可信号ＥＮＢに従い“Ｌ”デ
ータ送信時、プリバッファを介しゲートに“Ｈ”が印加
されてオンとなり、伝送バス３はＮＭＯＳトランジスタ
の出力電圧ＶOLにプルダウンされ“Ｌ”となる。
ライバ部１００内の出力ドライバとなるオープンドレイ
ンのＮチャンネルＭＯＳトランジスタがデータ伝送入力
１５よりシステムの送信許可信号ＥＮＢに従い“Ｌ”デ
ータ送信時、プリバッファを介しゲートに“Ｈ”が印加
されてオンとなり、伝送バス３はＮＭＯＳトランジスタ
の出力電圧ＶOLにプルダウンされ“Ｌ”となる。
【０００６】一方、“Ｈ”送信時、ＮＭＯＳのゲートに
“Ｌ”が印加されてＮＭＯＳはオフとなり、伝送バス３
は終端電源電圧端子１にプルアップされ“Ｈ”となる。
すなわち、伝送バス３上での電圧振幅は終端電圧(１.２
Ｖ)−出力電圧ＶOL(０.４Ｖ)の０.８Ｖ の小振幅となる
構成である。
“Ｌ”が印加されてＮＭＯＳはオフとなり、伝送バス３
は終端電源電圧端子１にプルアップされ“Ｈ”となる。
すなわち、伝送バス３上での電圧振幅は終端電圧(１.２
Ｖ)−出力電圧ＶOL(０.４Ｖ)の０.８Ｖ の小振幅となる
構成である。
【０００７】レシーバについては伝送バス３上の“Ｈ”
終端電圧(１.２Ｖ），“Ｌ”ＶOL(０.４Ｖ）の小振幅レ
ベル０.８Ｖ を入力とするレシーバを構成する差動比較
器でデータを受信し、基準電圧(０.８Ｖ）と電圧レベル
を比較してレシーバ出力２４に受信信号を出力する動作
構成である。
終端電圧(１.２Ｖ），“Ｌ”ＶOL(０.４Ｖ）の小振幅レ
ベル０.８Ｖ を入力とするレシーバを構成する差動比較
器でデータを受信し、基準電圧(０.８Ｖ）と電圧レベル
を比較してレシーバ出力２４に受信信号を出力する動作
構成である。
【０００８】
【発明が解決しようとする課題】上記従来技術の回路方
式では、システムの伝送バス３の信号に各ＶＬＳＩの接
続によるスタブからの反射波、オープンドレインのＮＭ
ＯＳドライバによるオフ開放時の反射波が生じてしま
う。これは各点のインピーダンスマッチングが原因であ
り、システムにおいてすべてマッチングをとることが非
常に困難である。この反射波の生じたバス信号は受信側
となる差動比較器で図４（ｂ）に示すように“Ｈ”レベ
ルのＶOHと“Ｌ”レベルのＶOLを基準電圧ＶREF でレベ
ル比較されるのでこの基準電圧ＶREF を超える信号では
出力判定はできなくなり、時間をおいて判定するしかな
く、高速伝送化に大きな影響を及ぼす。
式では、システムの伝送バス３の信号に各ＶＬＳＩの接
続によるスタブからの反射波、オープンドレインのＮＭ
ＯＳドライバによるオフ開放時の反射波が生じてしま
う。これは各点のインピーダンスマッチングが原因であ
り、システムにおいてすべてマッチングをとることが非
常に困難である。この反射波の生じたバス信号は受信側
となる差動比較器で図４（ｂ）に示すように“Ｈ”レベ
ルのＶOHと“Ｌ”レベルのＶOLを基準電圧ＶREF でレベ
ル比較されるのでこの基準電圧ＶREF を超える信号では
出力判定はできなくなり、時間をおいて判定するしかな
く、高速伝送化に大きな影響を及ぼす。
【０００９】
【課題を解決するための手段】本発明の入出力インタフ
ェース回路装置は、伝送バス３に反射波が生じた信号で
もレシーバにおいて“Ｈ”，“Ｌ”を判定できるよう、
積分回路を介し反射波が生じた信号を積分することによ
り出力の判別できる回路構成としたことを特徴とする。
ェース回路装置は、伝送バス３に反射波が生じた信号で
もレシーバにおいて“Ｈ”，“Ｌ”を判定できるよう、
積分回路を介し反射波が生じた信号を積分することによ
り出力の判別できる回路構成としたことを特徴とする。
【００１０】
【作用】本発明によれば伝送バス３に反射波が生じた信
号でもレシーバにおいて出力レベルの判別が可能とな
り、さまざまなバスシステムでもより高速伝送をめざし
た入出力インタフェース回路装置が実現できる。
号でもレシーバにおいて出力レベルの判別が可能とな
り、さまざまなバスシステムでもより高速伝送をめざし
た入出力インタフェース回路装置が実現できる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１には本発明に係る入出力インタフェース回路
装置の一実施例の構成が示されている。同図において、
１は終端電源電圧端子、２は終端抵抗、３は伝送バス、
１５はデータ伝送入力、ＥＮＢは送信等許可するシステ
ムからの信号、２０は積分回路、２１はＥＮＢより積分
回路への積分開始と終了を制御する受信制御回路、２２
は差動比較器、２３は基準電圧端子、２４はレシーバ出
力端子、１００は伝送バス３に信号送信を行うドライバ
部、２００は伝送バス３より信号受信を行うレシーバ
部、３００はドライバ部１００，レシーバ部２００から
なるＶＬＳＩである。
する。図１には本発明に係る入出力インタフェース回路
装置の一実施例の構成が示されている。同図において、
１は終端電源電圧端子、２は終端抵抗、３は伝送バス、
１５はデータ伝送入力、ＥＮＢは送信等許可するシステ
ムからの信号、２０は積分回路、２１はＥＮＢより積分
回路への積分開始と終了を制御する受信制御回路、２２
は差動比較器、２３は基準電圧端子、２４はレシーバ出
力端子、１００は伝送バス３に信号送信を行うドライバ
部、２００は伝送バス３より信号受信を行うレシーバ
部、３００はドライバ部１００，レシーバ部２００から
なるＶＬＳＩである。
【００１２】次に、回路動作について説明する。伝送バ
ス３での動作はVLSI300 においてシステムからの送信許
可信号ＥＮＢに従って、データ伝送入力１５よりドライ
バ部１００内の出力ドライバ伝送バス３に“Ｈ”，
“Ｌ”のデータが送信される。伝送バス３での信号は終
端電源電圧端子１にプルアップされるか、ドライバ側の
オン抵抗と終端抵抗２との分圧比電圧の“Ｈ”、あるい
はドライバ側のオン電圧ＶOLか、終端抵抗２とドライバ
側のオン抵抗の分圧比電圧の“Ｌ”となる。すなわち、
伝送バス３上での電圧振幅はたとえば終端電圧(１.２
Ｖ）−出力電圧ＶOL(０.４Ｖ）の０.８Ｖ の小振幅とな
る構成である。このシステムの伝送バス３信号は各点の
インピーダンスマッチングがとれない原因による、各Ｖ
ＬＳＩの接続によるスタブからの反射波が生じてしま
う。これはシステムにおいてすべてにマッチングをとる
ことは非常に困難である。
ス３での動作はVLSI300 においてシステムからの送信許
可信号ＥＮＢに従って、データ伝送入力１５よりドライ
バ部１００内の出力ドライバ伝送バス３に“Ｈ”，
“Ｌ”のデータが送信される。伝送バス３での信号は終
端電源電圧端子１にプルアップされるか、ドライバ側の
オン抵抗と終端抵抗２との分圧比電圧の“Ｈ”、あるい
はドライバ側のオン電圧ＶOLか、終端抵抗２とドライバ
側のオン抵抗の分圧比電圧の“Ｌ”となる。すなわち、
伝送バス３上での電圧振幅はたとえば終端電圧(１.２
Ｖ）−出力電圧ＶOL(０.４Ｖ）の０.８Ｖ の小振幅とな
る構成である。このシステムの伝送バス３信号は各点の
インピーダンスマッチングがとれない原因による、各Ｖ
ＬＳＩの接続によるスタブからの反射波が生じてしま
う。これはシステムにおいてすべてにマッチングをとる
ことは非常に困難である。
【００１３】ＥＮＢの信号を入力とした受信制御回路２
１を介し、レシーバ部２００内の積分回路２０へ積分開
始及び終了を印加させ、この反射波の生じたバス信号を
図２（ａ）に示すように積分することにより“Ｈ”，
“Ｌ”の判別し、差動比較器２２にて受信出力とする構
成である。
１を介し、レシーバ部２００内の積分回路２０へ積分開
始及び終了を印加させ、この反射波の生じたバス信号を
図２（ａ）に示すように積分することにより“Ｈ”，
“Ｌ”の判別し、差動比較器２２にて受信出力とする構
成である。
【００１４】以上のように構成することにより、バス上
に反射波が生じた信号でもレシーバにおいて出力レベル
の判別が可能となり、さまざまなバスシステムでもより
高速伝送をめざした入出力インタフェース回路装置が提
供できる。
に反射波が生じた信号でもレシーバにおいて出力レベル
の判別が可能となり、さまざまなバスシステムでもより
高速伝送をめざした入出力インタフェース回路装置が提
供できる。
【００１５】本発明に係る入出力インタフェース回路装
置の他の実施例の構成を図３に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはレシーバ部２００内のレベル変換器２
５である。積分回路２０の出力信号を差動比較器でな
く、単にバッファのレベル変換器２５でも効果は同じで
ある。
置の他の実施例の構成を図３に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはレシーバ部２００内のレベル変換器２
５である。積分回路２０の出力信号を差動比較器でな
く、単にバッファのレベル変換器２５でも効果は同じで
ある。
【００１６】本発明に係る入出力インタフェース回路装
置の他の実施例の構成を図４に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはドライバ部１００内の具体化であり、
プリバッファにはインバータ，出力バッファにはオープ
ンドレイン型ＮＭＯＳトランジスタを構成した。伝送バ
ス３上の信号は“Ｈ”が終端電圧、“Ｌ”がＮＭＯＳト
ランジスタのオン電圧ＶOLである。効果は図１に同じで
ある。
置の他の実施例の構成を図４に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはドライバ部１００内の具体化であり、
プリバッファにはインバータ，出力バッファにはオープ
ンドレイン型ＮＭＯＳトランジスタを構成した。伝送バ
ス３上の信号は“Ｈ”が終端電圧、“Ｌ”がＮＭＯＳト
ランジスタのオン電圧ＶOLである。効果は図１に同じで
ある。
【００１７】本発明に係る入出力インタフェース回路装
置の他の実施例の構成を図５に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはドライバ部１００内の具体化であり、
出力バッファにはＰＭＯＳトランジスタ、ＮＭＯＳトラ
ンジスタ接続のＣＭＯＳ回路を構成した。伝送バス３上
の信号は“Ｈ”がドライバのＰＭＯＳトランジスタのオ
ン抵抗と終端抵抗２（並列）の分圧比の電圧、“Ｌ”は
終端抵抗２（並列）とドライバのＮＭＯＳトランジスタ
のオン抵抗終端電圧の分圧比電圧となる。効果は図１に
同じである。
置の他の実施例の構成を図５に示す。図１に示した実施
例と同一符号は同一機能，同一動作をする部品である。
図１と異なるのはドライバ部１００内の具体化であり、
出力バッファにはＰＭＯＳトランジスタ、ＮＭＯＳトラ
ンジスタ接続のＣＭＯＳ回路を構成した。伝送バス３上
の信号は“Ｈ”がドライバのＰＭＯＳトランジスタのオ
ン抵抗と終端抵抗２（並列）の分圧比の電圧、“Ｌ”は
終端抵抗２（並列）とドライバのＮＭＯＳトランジスタ
のオン抵抗終端電圧の分圧比電圧となる。効果は図１に
同じである。
【００１８】
【発明の効果】本発明によれば、伝送バス３に反射波が
生じた信号でもレシーバにおいて出力レベルの判別が可
能となり、さまざまなバスシステムでもより高速伝送を
めざした入出力インタフェース回路装置が実現できる。
生じた信号でもレシーバにおいて出力レベルの判別が可
能となり、さまざまなバスシステムでもより高速伝送を
めざした入出力インタフェース回路装置が実現できる。
【図１】本発明に係る入出力インタフェース回路装置の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図２】本発明に係る入出力インタフェース回路装置の
レシーバの動作波形図である。
レシーバの動作波形図である。
【図３】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図４】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図５】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図６】従来の入出力インタフェース回路装置の一実施
例の構成を示す回路図である。
例の構成を示す回路図である。
１…終端電源電圧端子、２…終端抵抗、３…伝送バス、
１００…ドライバ部、２００…レシーバ部、３００…Ｖ
ＬＳＩ。
１００…ドライバ部、２００…レシーバ部、３００…Ｖ
ＬＳＩ。
Claims (5)
- 【請求項１】伝送バスの片端あるいは両端が終端抵抗を
介して終端電圧が供給されると共に、ドライバ／レシー
バ部を含んで構成され、前記伝送バスを介してデータの
授受を行う複数の集積回路が伝送バスに接続されてなる
入出力インタフェース回路装置において、 前記複数の集積回路のレシーバ部に積分回路を構成させ
たことを特徴とする入出力インタフェース回路装置。 - 【請求項２】前記レシーバ部は、 積分回路と差動比較器を接続構成したことを特徴とする
請求項１記載の入出力インタフェース回路装置。 - 【請求項３】前記レシーバ部は、 積分回路とレベル変換器を接続構成したことを特徴とす
る請求項１記載の入出力インタフェース回路装置。 - 【請求項４】前記ドライバ部は、 オープンドレイン型ＮＭＯＳトランジスタを構成したこ
とを特徴とする請求項１記載の入出力インタフェース回
路装置。 - 【請求項５】前記ドライバ部は、 ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタのＣＭＯ
Ｓを構成したことを特徴とする請求項１記載の入出力イ
ンタフェース回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817994A JPH0863268A (ja) | 1994-08-23 | 1994-08-23 | 入出力インタフェース回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19817994A JPH0863268A (ja) | 1994-08-23 | 1994-08-23 | 入出力インタフェース回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863268A true JPH0863268A (ja) | 1996-03-08 |
Family
ID=16386797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19817994A Pending JPH0863268A (ja) | 1994-08-23 | 1994-08-23 | 入出力インタフェース回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037824A (en) * | 1996-10-13 | 2000-03-14 | Nippon Steel Corporation | Signal input circuit |
| US6070257A (en) * | 1996-12-26 | 2000-05-30 | United Microelectronics Corporation | Integration type input circuit and method of testing it |
-
1994
- 1994-08-23 JP JP19817994A patent/JPH0863268A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037824A (en) * | 1996-10-13 | 2000-03-14 | Nippon Steel Corporation | Signal input circuit |
| US6070257A (en) * | 1996-12-26 | 2000-05-30 | United Microelectronics Corporation | Integration type input circuit and method of testing it |
| US6470466B1 (en) | 1996-12-26 | 2002-10-22 | United Microelectronics Corporation | Integration type input circuit and method of testing it |
| US6785853B2 (en) | 1996-12-26 | 2004-08-31 | United Microelectronics Corporation | Integration type input circuit and method of testing it |
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