JPH0856142A - 高速コンパレータ回路 - Google Patents
高速コンパレータ回路Info
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- JPH0856142A JPH0856142A JP6323937A JP32393794A JPH0856142A JP H0856142 A JPH0856142 A JP H0856142A JP 6323937 A JP6323937 A JP 6323937A JP 32393794 A JP32393794 A JP 32393794A JP H0856142 A JPH0856142 A JP H0856142A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
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- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】省電力消費型高速コンパレータを提供する。
【構成】入力信号と基準信号とを比較する。回路は、４
個のトランジスタからなり、第１と第２の相補トランジ
スタは、直列接続され第１インバータ２０２を形成す
る。第３と第４の相補トランジスタＨ，直列接続され第
２インバータ２０４を形成する。この第１と第２の相補
トランジスタの間に第１ノード１が、そして、第３と第
４のトランジスタの間に第２ノード２が形成される。こ
の第１と第３のトランジスタは、第３ノード３で結合さ
れる。第２と第４のトランジスタは、第４ノード４で結
合される。
個のトランジスタからなり、第１と第２の相補トランジ
スタは、直列接続され第１インバータ２０２を形成す
る。第３と第４の相補トランジスタＨ，直列接続され第
２インバータ２０４を形成する。この第１と第２の相補
トランジスタの間に第１ノード１が、そして、第３と第
４のトランジスタの間に第２ノード２が形成される。こ
の第１と第３のトランジスタは、第３ノード３で結合さ
れる。第２と第４のトランジスタは、第４ノード４で結
合される。
Description
【０００１】
【産業上の利用分野】本発明は高速コンパレータ回路に
関する。
関する。
【０００２】
【従来の技術】コンパレータは２つの入力電圧を比較
し、この２つの入力電圧のうち何れかが大きいかを決定
する回路である。図１は従来技術にかかる標準の高速コ
ンパレータ１００を表す図である。この標準の高速コン
パレータ１００は入力増幅器１０２とラッチ１０４とを
有する。そして、標準の高速コンパレータ１００は入力
電圧ＶINと基準電圧ＶREFとを比較して、相補出力Ｑと
−Ｑ（ここで、Ｑのバーを表す）、そして、Ｑ＝１の時
には、−Ｑ＝０で、この時には、ＶREF＜ＶIN、Ｑ＝０
の時には、−Ｑ＝１で、ＶREF＞ＶIN。
し、この２つの入力電圧のうち何れかが大きいかを決定
する回路である。図１は従来技術にかかる標準の高速コ
ンパレータ１００を表す図である。この標準の高速コン
パレータ１００は入力増幅器１０２とラッチ１０４とを
有する。そして、標準の高速コンパレータ１００は入力
電圧ＶINと基準電圧ＶREFとを比較して、相補出力Ｑと
−Ｑ（ここで、Ｑのバーを表す）、そして、Ｑ＝１の時
には、−Ｑ＝０で、この時には、ＶREF＜ＶIN、Ｑ＝０
の時には、−Ｑ＝１で、ＶREF＞ＶIN。
【０００３】このようにして見ると、コンパレータは理
想的な切り替え回路と考えることができ、これにより小
さな差動入力電圧が出力点で変化することになる。実際
には、標準の高速コンパレータ１００の切り替え性能は
入力増幅器１０２のゲイン特性に依存する。入力信号が
小さくなると、標準の高速コンパレータ１００における
伝播遅延とゆっくりした立ち上がり、すなわち、フル時
間が長くなる。かくして、増幅器は標準の高速コンパレ
ータ１００の重要な要素であると言える。
想的な切り替え回路と考えることができ、これにより小
さな差動入力電圧が出力点で変化することになる。実際
には、標準の高速コンパレータ１００の切り替え性能は
入力増幅器１０２のゲイン特性に依存する。入力信号が
小さくなると、標準の高速コンパレータ１００における
伝播遅延とゆっくりした立ち上がり、すなわち、フル時
間が長くなる。かくして、増幅器は標準の高速コンパレ
ータ１００の重要な要素であると言える。
【０００４】入力増幅器１０２が増幅が完了すると、こ
の増幅された差電圧ＶREF−ＶINはラッチ１０４でラッ
チされる。この入力増幅器１０２は差電圧の十分な増幅
を行い、あるいは、入力増幅器１０２はラッチの入力点
において、ノイズに起因する誤った出力をすることもあ
る。
の増幅された差電圧ＶREF−ＶINはラッチ１０４でラッ
チされる。この入力増幅器１０２は差電圧の十分な増幅
を行い、あるいは、入力増幅器１０２はラッチの入力点
において、ノイズに起因する誤った出力をすることもあ
る。
【０００５】ＩＣチップ上においては、標準の高速コン
パレータ１００は様々な応用に用いられている。例え
ば、標準の高速コンパレータ１００はフラッシュコンパ
ータに用いられ、１つのフラッシュコンパータは、一般
的には、１００以上のコンパレータを有する。
パレータ１００は様々な応用に用いられている。例え
ば、標準の高速コンパレータ１００はフラッシュコンパ
ータに用いられ、１つのフラッシュコンパータは、一般
的には、１００以上のコンパレータを有する。
【０００６】そのために、従来のコンパレータを縮小す
る必要があり、チップ上で占める面積を減少させる必要
がある。
る必要があり、チップ上で占める面積を減少させる必要
がある。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、電力消費を減少させ、速度を上げるような高速コン
パレータを提供することである。
は、電力消費を減少させ、速度を上げるような高速コン
パレータを提供することである。
【０００８】
【課題を解決するための手段】本発明はコンパレータの
専有面積と消費電力を減少させるために、従来のコンパ
レータのラッチ段と増幅段とを１つの回路に組み込むこ
とである。本発明のコンパレータの回路は、第１電圧を
有する入力信号と第２電圧を有する基準信号とを比較
し、この入力信号の電圧を基準信号の電圧よりも高いか
低いかを決定する。
専有面積と消費電力を減少させるために、従来のコンパ
レータのラッチ段と増幅段とを１つの回路に組み込むこ
とである。本発明のコンパレータの回路は、第１電圧を
有する入力信号と第２電圧を有する基準信号とを比較
し、この入力信号の電圧を基準信号の電圧よりも高いか
低いかを決定する。
【０００９】本発明の実施例においては、コンパレータ
回路は、４個のトランジスタ（２個のインバータ）から
なる。第１と第２の相補トランジスタは、直列に接続さ
れて、第１インバータを形成する。第３と第４の相補ト
ランジスタが直列に結合されて、第２インバータを形成
する。この第１と第２の相補トランジスタの間に第１ノ
ードが、そして、第３と第４のトランジスタの間に第２
ノードが形成される。この第１と第３のトランジスタ
は、第３ノードで結合される。そして、第２と第４のト
ランジスタは、第４ノードで結合される。
回路は、４個のトランジスタ（２個のインバータ）から
なる。第１と第２の相補トランジスタは、直列に接続さ
れて、第１インバータを形成する。第３と第４の相補ト
ランジスタが直列に結合されて、第２インバータを形成
する。この第１と第２の相補トランジスタの間に第１ノ
ードが、そして、第３と第４のトランジスタの間に第２
ノードが形成される。この第１と第３のトランジスタ
は、第３ノードで結合される。そして、第２と第４のト
ランジスタは、第４ノードで結合される。
【００１０】動作の第１フェーズにおいては、本発明の
コンパレータ回路は、入力電圧と基準電圧を受信する。
この入力電圧と基準電圧とは、前記第１と第２のノード
がそれらの電圧を（浮遊キャパシタンスを介して）サン
プルするまで、２個のスイッチを用いて、第１と第２の
ノードに入力される。
コンパレータ回路は、入力電圧と基準電圧を受信する。
この入力電圧と基準電圧とは、前記第１と第２のノード
がそれらの電圧を（浮遊キャパシタンスを介して）サン
プルするまで、２個のスイッチを用いて、第１と第２の
ノードに入力される。
【００１１】動作の第２フェーズにおいて、このコンパ
レータ回路は増幅器として動作する。この２個のインバ
ータは、第１と第２のノードにおける電圧差を増幅す
る。これは第３のノードから第４のノードに電流を両方
のインバータを介して流して増加することにより行う。
レータ回路は増幅器として動作する。この２個のインバ
ータは、第１と第２のノードにおける電圧差を増幅す
る。これは第３のノードから第４のノードに電流を両方
のインバータを介して流して増加することにより行う。
【００１２】次に、第３フェーズにおいて、この回路は
ラッチとして動作する。高論理電圧（ＶDD）が第３ノー
ドに入力されて、低論理電圧（ＶSS）が第４ノードに入
力される。この時点で、入力電圧が基準電圧よりも高い
場合には、第１ノードはＶDDでプルアップされ、第２ノ
ードはＶSSでプルダウンされる。また入力電圧が基準電
圧よりも低い場合には、第１ノードは電圧ＶSSとなり、
第２ノードはＶDDにプルアップされる。
ラッチとして動作する。高論理電圧（ＶDD）が第３ノー
ドに入力されて、低論理電圧（ＶSS）が第４ノードに入
力される。この時点で、入力電圧が基準電圧よりも高い
場合には、第１ノードはＶDDでプルアップされ、第２ノ
ードはＶSSでプルダウンされる。また入力電圧が基準電
圧よりも低い場合には、第１ノードは電圧ＶSSとなり、
第２ノードはＶDDにプルアップされる。
【００１３】最後に、第４フェーズにおいて、この回路
の出力は、第１と第２のノードにおける電圧を検知する
ことにより測定される。そして、この第４フェーズにお
いて、この回路の出力となる。
の出力は、第１と第２のノードにおける電圧を検知する
ことにより測定される。そして、この第４フェーズにお
いて、この回路の出力となる。
【００１４】本発明の特徴は、２個のインバータを用い
て、コンパレータ、すなわち、増幅とラッチとを行うこ
とである。その結果、コンパレータの電力消費は減少
し、コンパレータの専有面積が減少し、そして、コンパ
レータのスピードが向上する。
て、コンパレータ、すなわち、増幅とラッチとを行うこ
とである。その結果、コンパレータの電力消費は減少
し、コンパレータの専有面積が減少し、そして、コンパ
レータのスピードが向上する。
【００１５】
【実施例】図２は本発明による高速コンパレータ２００
を表す回路ブロック図である。この本発明の高速コンパ
レータ２００は（同一のトランジスタを用いた）増幅器
とラッチとを有する。このようにして、本発明の高速コ
ンパレータ２００は従来の図１に示した標準の高速コン
パレータ１００の二段動作を回避し、これにより、トラ
ンジスタの個数を減らしている。
を表す回路ブロック図である。この本発明の高速コンパ
レータ２００は（同一のトランジスタを用いた）増幅器
とラッチとを有する。このようにして、本発明の高速コ
ンパレータ２００は従来の図１に示した標準の高速コン
パレータ１００の二段動作を回避し、これにより、トラ
ンジスタの個数を減らしている。
【００１６】図２において、本発明の高速コンパレータ
２００はＣＭＯＳ技術を用いて実現される。この本発明
の高速コンパレータ２００はインバータ２０２と２０４
とを有し、これらはノード１、２、７、８で互いに結合
されている。インバータ２０２にはトランジスタＭ１、
Ｍ３が、インバータ２０４にはトランジスタＭ２、Ｍ４
を有する。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はラッ
チと増幅器とを構成する。この実施例においてはトラン
ジスタＭ１、Ｍ２はＮ−チャネル素子で、トランジスタ
Ｍ３、Ｍ４はＰ−チャネル素子である。
２００はＣＭＯＳ技術を用いて実現される。この本発明
の高速コンパレータ２００はインバータ２０２と２０４
とを有し、これらはノード１、２、７、８で互いに結合
されている。インバータ２０２にはトランジスタＭ１、
Ｍ３が、インバータ２０４にはトランジスタＭ２、Ｍ４
を有する。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はラッ
チと増幅器とを構成する。この実施例においてはトラン
ジスタＭ１、Ｍ２はＮ−チャネル素子で、トランジスタ
Ｍ３、Ｍ４はＰ−チャネル素子である。
【００１７】トランジスタＭ１とＭ３のゲートはノード
２に結合され、このノード２はインバータ２０２の入力
となる。インバータ２０２の出力はノード１である。ト
ランジスタＭ２とＭ３のゲートはノード１に接続され、
このノード１がインバータ２０４の入力となる。インバ
ータ２０４の出力はノード２に接続される。
２に結合され、このノード２はインバータ２０２の入力
となる。インバータ２０２の出力はノード１である。ト
ランジスタＭ２とＭ３のゲートはノード１に接続され、
このノード１がインバータ２０４の入力となる。インバ
ータ２０４の出力はノード２に接続される。
【００１８】この実施例においては、トランジスタＭ５
はＮ−チャネル素子で、トランジスタＭ６はＰ−チャネ
ル素子である。このトランジスタＭ６はまず電流ソース
として、トランジスタＭ５は電流シンクとして機能し、
その後、スイッチとして動作して、ノード３をＶDDに、
ノード４をＶSSに接続させる。トランジスタＭ５、Ｍ６
がスイッチ−オンされると、すなわち、インバータ２０
２と２０４はノード３のＶDDに、トランジスタＭ６を介
して、インバータ２０２と２０４はノード４のＶSSにト
ランジスタＭ５を介して接続される。
はＮ−チャネル素子で、トランジスタＭ６はＰ−チャネ
ル素子である。このトランジスタＭ６はまず電流ソース
として、トランジスタＭ５は電流シンクとして機能し、
その後、スイッチとして動作して、ノード３をＶDDに、
ノード４をＶSSに接続させる。トランジスタＭ５、Ｍ６
がスイッチ−オンされると、すなわち、インバータ２０
２と２０４はノード３のＶDDに、トランジスタＭ６を介
して、インバータ２０２と２０４はノード４のＶSSにト
ランジスタＭ５を介して接続される。
【００１９】トランジスタＭＳ１とＭＳ２はトランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４を入力電圧（ＶIN）と基準電
圧（ＶREF）に接続させるようなスイッチである。すな
わち、インバータ２０２と２０４はノード１において、
ノード１のＶINにトランジスタＭＳ１に介して結合さ
れ、そして、ノード２のＶREFにトランジスタＭＳ２を
介して接続される。ここで、この実施例においては、ト
ランジスタＭＳ１とＭＳ２はＮ−チャネル素子である。
タＭ１、Ｍ２、Ｍ３、Ｍ４を入力電圧（ＶIN）と基準電
圧（ＶREF）に接続させるようなスイッチである。すな
わち、インバータ２０２と２０４はノード１において、
ノード１のＶINにトランジスタＭＳ１に介して結合さ
れ、そして、ノード２のＶREFにトランジスタＭＳ２を
介して接続される。ここで、この実施例においては、ト
ランジスタＭＳ１とＭＳ２はＮ−チャネル素子である。
【００２０】次に、以上のように構成した本発明の高速
コンパレータ２００の動作を説明する。トランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４は最初に増幅器として機能するよ
う構成され、そして、差電圧、ＶREF−ＶINを増幅す
る。このモードにおいて、トランジスタＭ６は電流ソー
スとして、トランジスタＭ５は電流シンクとして機能す
る。トランジスタＭ１、Ｍ２、Ｍ５はＮ−チャネル差動
増幅器として機能する。トランジスタＭ３、Ｍ４、Ｍ６
はＰ−チャネル差動増幅器として機能する。これらの増
幅器は並列に動作し、正のフィードバック構成を形成す
るよう接続されて、ノード１、２にかかる電圧を増幅す
る。そして、このノード１、２にかかる電圧は電圧ＶIN
とＶREFの差電圧である。ノード１、２における信号が
十分に増幅されると、同一のトランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４はラッチとして機能し、ＶREF−ＶINの増幅
結果をラッチする。このようにして、トランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４は増幅器として機能するよう接合
され、その後、ラッチとして機能するよう接続されてい
る。トランジスタＭＳ１、ＭＳ２、Ｍ５、Ｍ６は、トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４が増幅器として、その
後ラッチとして機能する時点を制御する。このように、
ラッチされた結果は、その後、従来の回路を用いて、ノ
ード１、２の間の電圧として検知される。別法として、
ノード１と２の出力は別の機能を実行するようなこのラ
ッチされた結果を必要とする他の回路に接続することも
できる。
コンパレータ２００の動作を説明する。トランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４は最初に増幅器として機能するよ
う構成され、そして、差電圧、ＶREF−ＶINを増幅す
る。このモードにおいて、トランジスタＭ６は電流ソー
スとして、トランジスタＭ５は電流シンクとして機能す
る。トランジスタＭ１、Ｍ２、Ｍ５はＮ−チャネル差動
増幅器として機能する。トランジスタＭ３、Ｍ４、Ｍ６
はＰ−チャネル差動増幅器として機能する。これらの増
幅器は並列に動作し、正のフィードバック構成を形成す
るよう接続されて、ノード１、２にかかる電圧を増幅す
る。そして、このノード１、２にかかる電圧は電圧ＶIN
とＶREFの差電圧である。ノード１、２における信号が
十分に増幅されると、同一のトランジスタＭ１、Ｍ２、
Ｍ３、Ｍ４はラッチとして機能し、ＶREF−ＶINの増幅
結果をラッチする。このようにして、トランジスタＭ
１、Ｍ２、Ｍ３、Ｍ４は増幅器として機能するよう接合
され、その後、ラッチとして機能するよう接続されてい
る。トランジスタＭＳ１、ＭＳ２、Ｍ５、Ｍ６は、トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４が増幅器として、その
後ラッチとして機能する時点を制御する。このように、
ラッチされた結果は、その後、従来の回路を用いて、ノ
ード１、２の間の電圧として検知される。別法として、
ノード１と２の出力は別の機能を実行するようなこのラ
ッチされた結果を必要とする他の回路に接続することも
できる。
【００２１】次に、本発明の高速コンパレータ２００の
詳細な動作を図３を参照して説明する。図３において、
このタイミング（２．５ナノ秒）はＦＥＴのサイズに影
響される。このＦＥＴは高速動作用に短いチャネル長
（１μｍ以下）の長さを有する。その幅はある種の応用
において、駆動するのに必要なキャパシタンスの付加に
よって、調整される。
詳細な動作を図３を参照して説明する。図３において、
このタイミング（２．５ナノ秒）はＦＥＴのサイズに影
響される。このＦＥＴは高速動作用に短いチャネル長
（１μｍ以下）の長さを有する。その幅はある種の応用
において、駆動するのに必要なキャパシタンスの付加に
よって、調整される。
【００２２】図２、３において、フェーズφ１におい
て、ＶINとＶREFの電圧がサンプルされる。これはトラ
ンジスタＭＳ１とＭＳ２のゲート４Ａと４Ｂに論理１電
圧（例、５Ｖ）を入力することにより行われる。同時
に、ＶINとＶREFにおける電圧はノード１、２に伝送さ
れる。その理由はトランジスタＭＳ１とＭＳ２はターン
−オンしているからである。その後、ノード１、２はＶ
INとＶREFの電圧をサンプリングし、ホールドすること
によりキャパシタとして機能する。ノード１、２はキャ
パシタとして機能するが、それは、これらのノードには
浮遊キャパシタンスが存在するからである。ノード１、
２におけるキャパシタンスがチャージアップした後（約
２．５秒後）、トランジスタＭＳ１とＭＳ２は、図３に
示すように、ゲート４Ａと４Ｂを０に戻すことによりタ
ーン−オフされる。さらに、ＶINとＶREFは切断され
て、電圧入力点としては、電圧入力はされない。
て、ＶINとＶREFの電圧がサンプルされる。これはトラ
ンジスタＭＳ１とＭＳ２のゲート４Ａと４Ｂに論理１電
圧（例、５Ｖ）を入力することにより行われる。同時
に、ＶINとＶREFにおける電圧はノード１、２に伝送さ
れる。その理由はトランジスタＭＳ１とＭＳ２はターン
−オンしているからである。その後、ノード１、２はＶ
INとＶREFの電圧をサンプリングし、ホールドすること
によりキャパシタとして機能する。ノード１、２はキャ
パシタとして機能するが、それは、これらのノードには
浮遊キャパシタンスが存在するからである。ノード１、
２におけるキャパシタンスがチャージアップした後（約
２．５秒後）、トランジスタＭＳ１とＭＳ２は、図３に
示すように、ゲート４Ａと４Ｂを０に戻すことによりタ
ーン−オフされる。さらに、ＶINとＶREFは切断され
て、電圧入力点としては、電圧入力はされない。
【００２３】電力がしきい電圧以下からしきい電圧以上
の値にトランジスタＭ５、Ｍ６のゲートとソースの電圧
をランプアップすることにより加えられる。図３におい
て、ノード５の電圧は線形に減少し、ノード６の電圧は
線形に増加するように示されている。これは単なる一例
で、様々な印加電圧の形態が考えられる。実際、すべて
のトランジスタＭ１−Ｍ６はある期間においては、サブ
しきい領域で動作し、そこでは、これらのトランジスタ
はバイポーラトランジスタと同様な特性を示す。このこ
とは本発明の重要な特徴である。この段階では、トラン
ジスタＭ１、Ｍ２、Ｍ３、Ｍ４は差動増幅器として機能
する。すなわち、トランジスタＭ５、Ｍ６は徐々にター
ン−オンし、それらは電流ソースとして機能する。ＶDD
からＶSSへ流れる電流はノード１、２におけるキャパシ
タをチャージアップし、これはＶINとＶREFの電圧差に
比例する電流である。言い換えると、トランジスタＭ５
とＭ６がランプアップされ、それらが電流ソースである
と、ＶINとＶREFの間の不整抵抗はノード１、２の間の
キャパシタンスをチャージアップする。
の値にトランジスタＭ５、Ｍ６のゲートとソースの電圧
をランプアップすることにより加えられる。図３におい
て、ノード５の電圧は線形に減少し、ノード６の電圧は
線形に増加するように示されている。これは単なる一例
で、様々な印加電圧の形態が考えられる。実際、すべて
のトランジスタＭ１−Ｍ６はある期間においては、サブ
しきい領域で動作し、そこでは、これらのトランジスタ
はバイポーラトランジスタと同様な特性を示す。このこ
とは本発明の重要な特徴である。この段階では、トラン
ジスタＭ１、Ｍ２、Ｍ３、Ｍ４は差動増幅器として機能
する。すなわち、トランジスタＭ５、Ｍ６は徐々にター
ン−オンし、それらは電流ソースとして機能する。ＶDD
からＶSSへ流れる電流はノード１、２におけるキャパシ
タをチャージアップし、これはＶINとＶREFの電圧差に
比例する電流である。言い換えると、トランジスタＭ５
とＭ６がランプアップされ、それらが電流ソースである
と、ＶINとＶREFの間の不整抵抗はノード１、２の間の
キャパシタンスをチャージアップする。
【００２４】フェーズφ３において、フルパワーがトラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４にゲート５、６におけ
る電圧として入力されて、それぞれ論理０と１に到達す
る。これはＶDDとＶSSをそれぞれノード３、４に接続す
る。このようにして、フェーズφ３において、トランジ
スタＭ５とＭ６は完全にスイッチ−オンされる。かくし
て、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は全体でラッ
チとして機能する。ＶIN＞ＶREFであると、ノード１は
ＶDDまでプルアップされ（１は、１＝論理１）、ノード
２はＶSSまでプルダウンされる（２は、２＝論理０）。
ＶIN＜ＶREFの場合には、ノード１はＶSSにプルダウン
され、ノード２はＶDDにプルダウンされる。約２ナノ秒
後、ＶDDとＶSSはトランジスタＭ５とＭ６を解放するこ
とにより切断される（５は論理１に、６は論理０にな
る）。
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４にゲート５、６におけ
る電圧として入力されて、それぞれ論理０と１に到達す
る。これはＶDDとＶSSをそれぞれノード３、４に接続す
る。このようにして、フェーズφ３において、トランジ
スタＭ５とＭ６は完全にスイッチ−オンされる。かくし
て、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は全体でラッ
チとして機能する。ＶIN＞ＶREFであると、ノード１は
ＶDDまでプルアップされ（１は、１＝論理１）、ノード
２はＶSSまでプルダウンされる（２は、２＝論理０）。
ＶIN＜ＶREFの場合には、ノード１はＶSSにプルダウン
され、ノード２はＶDDにプルダウンされる。約２ナノ秒
後、ＶDDとＶSSはトランジスタＭ５とＭ６を解放するこ
とにより切断される（５は論理１に、６は論理０にな
る）。
【００２５】フェーズφ４において、ノード１と２の電
圧が測定される（ＶOUT）。これはノード１と２を他の
論理ゲート（図示せず）に接続するような別のスイッチ
を介して測定することにより行われる。このことは図３
のタイミングにおいて、ＶOUTに対する検知として示し
ている。
圧が測定される（ＶOUT）。これはノード１と２を他の
論理ゲート（図示せず）に接続するような別のスイッチ
を介して測定することにより行われる。このことは図３
のタイミングにおいて、ＶOUTに対する検知として示し
ている。
【００２６】
【発明の効果】以上述べたように、本発明の高速コンパ
レータ２００は、そのスイッチ（トランジスタ）の数を
少なくし、コンパレータ回路をより単純化している。す
なわち、４個のトランジスタからなる回路が増幅器とラ
ッチとして機能する（二段構成をする必要性をなくして
いる）。その結果、本発明の高速コンパレータ２００
は、高速で、電力消費が少ないという利点がある。
レータ２００は、そのスイッチ（トランジスタ）の数を
少なくし、コンパレータ回路をより単純化している。す
なわち、４個のトランジスタからなる回路が増幅器とラ
ッチとして機能する（二段構成をする必要性をなくして
いる）。その結果、本発明の高速コンパレータ２００
は、高速で、電力消費が少ないという利点がある。
【図面の簡単な説明】
【図１】標準の高速コンパレータを表すブロック図。
【図２】本発明にかかる高速コンパレータを表す回路ブ
ロック図。
ロック図。
【図３】本発明の高速コンパレータの動作において、４
個の位相φ１−φ４に受けるタイミングを表す図。
個の位相φ１−φ４に受けるタイミングを表す図。
１、２、３、４、７、８ ノード ５、６ ゲート Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６ トランジスタ ＭＳ１、ＭＳ２ トランジスタ １００ 標準の高速コンパレータ １０２ 入力増幅器 １０４ ラッチ ２００ 本発明の高速コンパレータ ２０２、２０４ インバータ
Claims (5)
- 【請求項１】 第１電圧（ＶIN）を有する入力信号と第
２電圧（ＶREF）を有する基準信号とを比較し、これら
の信号電圧の大小を比較する高速コンパレータ回路にお
いて、 （Ａ）直列に接続され、その間に第１ノード（１）を形
成する第１対の相補トランジスタ（Ｍ１，Ｍ３）を有す
る第１インバータ（２０２）と、 （Ｂ）直列に接続され、その間に第２ノード（２）を形
成する第２対の相補トランジスタ（Ｍ２，Ｍ４）を有す
る第２インバータ（２０４）と、 前記第１対の相補トランジスタ（Ｍ１，Ｍ３）のゲート
は前記第２ノード（２）に接続され、 前記第２対の相補トランジスタ（Ｍ２，Ｍ４）のゲート
は前記第１ノード（１）に接続され、 前記第１と第２のインバータは第３ノード（３）と第４
ノード（４）の間に並列に接続され、 （Ｃ）第１電力供給電圧（ＶDD）と前記第３ノード
（３）との間に接続される第１トランジスタ（Ｍ６）
と、 （Ｄ）第２電力供給電圧（ＶSS）と前記第４ノード
（４）との間に接続される第２トランジスタ（Ｍ５）
と、 （Ｅ）入力信号と基準信号とを前記第１ノードと第２ノ
ードに、第１期間の間入力する手段（ＭＳ１，ＭＳ２）
と、 （Ｆ）前記第１トランジスタ（Ｍ６）と第２トランジス
タ（Ｍ５）のゲート電圧を制御する手段（５，６）と、 ａ）前記制御手段（５，６）は、第１と第２のインバー
タ（２０２、２０４）が入力信号と基準信号との間の電
圧差を第２期間の間増幅させ、 ｂ）前記第１と第２のインバータ（２０２、２０４）
が、前記第１と第２のノードの１つを第１電力供給電圧
に、他の１つを第２電力供給電圧に第３期間の間、前記
電圧差に基づいて増幅させ、 （Ｇ）前記第３期間の後、前記第１ノード（１）と第２
ノード（２）にかかる電圧を検知し、前記入力信号電圧
と基準信号電圧との大小を決定する手段と、 からなることを特徴とする高速コンパレータ回路。 - 【請求項２】 第１電圧（ＶIN）を有する入力信号と第
２電圧（ＶREF）を有する基準信号とを比較し、これら
の信号電圧の大小を比較する高速コンパレータ回路にお
いて、 第１インバータ（２０２）を形成するよう直列に接続さ
れた第１と第２のトランジスタ（Ｍ１，Ｍ３）と、 第２インバータ（２０４）を形成するよう直列に接続さ
れた第３と第４のトランジスタ（Ｍ２，Ｍ４）と、 前記第１と第２のトランジスタの間に第１ノード（１）
が形成され、前記第３と第４のトランジスタの間に第２
ノード（２）が形成され、 前記第１と第３のトランジスタの間に第３ノード（３）
が形成され、前記第２と第４のトランジスタの間に、第
４ノード（４）が形成され、 （ａ）動作の第１フェーズにおいて、入力信号を前記第
１ノードに加え、基準信号を前記第２ノードに加える手
段（ＭＳ１，ＭＳ２）と、 （ｂ）第２フェーズにおいて、前記第３ノード（３）か
ら前記第４ノード（４）に電流を流す手段と、 これにより、前記第１と第２ノード（１、２）の間の電
圧差を増幅し、 （ｃ）第３フェーズにおいて、論理高電圧（ＶDD）を前
記第３ノードに、論理低電圧（ＶSS）を前記第４ノード
に加える手段（ＭＳ６，ＭＳ５）と、 ここで、入力電圧が基準電圧よりも大きい場合には、第
１ノード（１）はＶDDにプルアップされ、第２ノード
（２）はＶSSにプルダウンされ、 入力電圧が基準電圧よりも低い場合には、第１ノード
（１）はＶSSにプルダウンされ、第２ノード（２）はＶ
DDにプルアップされ、 （ｄ）第４フェーズにおいて、前記第１と第２ノード
（１、２）における電圧を測定する手段と、 からなることを特徴とする高速コンパレータ回路。 - 【請求項３】 前記（ａ）の加える手段は、第１と第２
のスイッチで、 前記第１スイッチ（ＭＳ１）は、前記入力信号と前記第
１ノードとの間に接続され、 前記第２スイッチ（ＭＳ２）は、前記基準信号と前記第
２ノードとの間に接続されることを特徴とする請求項２
の回路。 - 【請求項４】 前記（ｂ）の電流を流す手段は、電流ソ
ースと電流シンクで前記電流ソースは、前記第３ノード
に接続され、前記電流シンクは、前記第４ノードに接続
されることを特徴とする請求項２の回路。 - 【請求項５】 前記電流ソースは、Ｐ−チャネル素子
で、そのしきい値以下の電圧レベルで動作し、 前記電流シンクは、Ｎ−チャネル素子で、そのしきい値
以下の電圧レベルで動作することを特徴とする請求項４
の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16395793A | 1993-12-08 | 1993-12-08 | |
| US163957 | 1998-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856142A true JPH0856142A (ja) | 1996-02-27 |
Family
ID=22592361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323937A Pending JPH0856142A (ja) | 1993-12-08 | 1994-12-02 | 高速コンパレータ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5532628A (ja) |
| EP (1) | EP0658000A3 (ja) |
| JP (1) | JPH0856142A (ja) |
| KR (1) | KR0166610B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69529615D1 (de) * | 1995-11-23 | 2003-03-20 | St Microelectronics Srl | CMOS-Abfühlverstärker mit Eingangsoffsetspannungsverminderung |
| US6718053B1 (en) * | 1996-11-27 | 2004-04-06 | Chromavision Medical Systems, Inc. | Method and apparatus for automated image analysis of biological specimens |
| ITVA20050018A1 (it) * | 2005-03-15 | 2006-09-16 | St Microelectronics Srl | Commutatore controllato |
| US7315272B2 (en) * | 2005-10-27 | 2008-01-01 | Industrial Technology Research Institute | Inverter-based flash analog-to-digital converter using floating resistor ladder |
| US20100309037A1 (en) * | 2008-01-30 | 2010-12-09 | Stephen Anthony Gerard Chandler | Sampling comparators |
| CN102386897A (zh) * | 2010-09-02 | 2012-03-21 | 国民技术股份有限公司 | 一种对信号进行比较的装置和方法 |
| US11869623B2 (en) * | 2021-08-30 | 2024-01-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch type sense amplifier |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4169233A (en) * | 1978-02-24 | 1979-09-25 | Rockwell International Corporation | High performance CMOS sense amplifier |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
| JPS6010495A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | センスアンプ |
| JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
| US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
| US5127739A (en) * | 1987-04-27 | 1992-07-07 | Texas Instruments Incorporated | CMOS sense amplifier with bit line isolation |
| US4808840A (en) * | 1987-11-20 | 1989-02-28 | International Business Machines Corporation | Dynamic edge-triggered latch |
| US5022009A (en) * | 1988-06-02 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having reading operation of information by differential amplification |
| US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
| JPH04119597A (ja) * | 1990-09-07 | 1992-04-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置のセンスアンプ |
| US5226014A (en) * | 1990-12-24 | 1993-07-06 | Ncr Corporation | Low power pseudo-static ROM |
-
1994
- 1994-11-30 EP EP94308885A patent/EP0658000A3/en not_active Withdrawn
- 1994-12-02 JP JP6323937A patent/JPH0856142A/ja active Pending
- 1994-12-07 KR KR1019940033142A patent/KR0166610B1/ko not_active IP Right Cessation
-
1995
- 1995-09-13 US US08/527,989 patent/US5532628A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950022093A (ko) | 1995-07-26 |
| US5532628A (en) | 1996-07-02 |
| EP0658000A2 (en) | 1995-06-14 |
| EP0658000A3 (en) | 1996-04-03 |
| KR0166610B1 (ko) | 1999-03-20 |
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