JP2004088151A

JP2004088151A - ラッチ回路

Info

Publication number: JP2004088151A
Application number: JP2002242403A
Authority: JP
Inventors: Yasushi Aoki; 青木　泰
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-08-22
Filing date: 2002-08-22
Publication date: 2004-03-18
Anticipated expiration: 2022-08-22
Also published as: US6888380B2; JP4022453B2; US20040160834A1

Abstract

【課題】ラッチ回路のセットアップタイム及びホールドタイムから成る不感帯幅を小さくする。
【解決手段】ラッチ回路は、クロック信号ＩＣＢによってサンプル時に活性化されて、相補データ入力信号ＩＴ、ＩＢをサンプリングするサンプル部１０と、クロック信号ＩＣＴによってホールド時に活性化され、サンプル部１０でサンプリングされた相補データ信号ＴＣ、ＢＣをラッチするラッチ部２０と、サンプル時にラッチ部２０の出力ノードＮ３、Ｎ４をＨレベルにプリチャージするプリチャージ回路３０とを備える。ラッチ部のトランジスタＱ１０及びＱ１４は、このプリチャージの際に、サンプル部出力ノードＮ１及びＮ２と、ラッチ部出力ノードＮ３及びＮ４とをそれぞれ切り離す。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ラッチ回路に関し、特に、入力する相補データ信号を相補クロック信号に応答して伝達するラッチ回路に関する。
【０００２】
【従来の技術】
ラッチ回路は、入力される相補データ信号を相補クロック信号に応答してラッチしつつ伝達する回路であり、一般的にＣＭＯＳラッチ回路が利用されている。図６を参照して、特開２００１−２１７８６号公報に記載された従来のラッチ回路について説明する。
【０００３】
ラッチ回路は、相補クロック信号ＩＣＴ、ＩＣＢの一方によって活性化されて、相補データ入力信号ＩＴ、ＩＢをサンプリングするサンプル部１０と、相補クロック信号ＩＣＴ、ＩＣＢの他方によって活性化され、サンプル部１０でサンプリングされた相補データ信号をラッチし、相補データ出力信号ＯＴ、ＯＢとして、次段の回路に出力するラッチ部２０とを有する。
【０００４】
サンプル部１０は、一方のクロック信号ＩＣＢをゲートに入力するｎチャネルトランジスタＱ１、Ｑ４と、一方のデータ信号ＩＴをゲートに入力するｎチャネルトランジスタＱ２、Ｑ７と、他方のデータ信号ＩＢをゲートに入力するＮチャネルトランジスタＱ３、Ｑ６とを備える。トランジスタＱ２とＱ３とは直列に接続され、この直列接続パスは、トランジスタＱ６及びＱ７から成る直列接続パスと、並列に接続されて並列接続パスを構成する。この並列接続パスは、トランジスタＱ１を介して高電位電源ラインＶＣＣに接続され、また、トランジスタＱ４を介して低電位電源ラインＧＮＤに接続される。トランジスタＱ２のソース（サンプル部出力ノードＮ１）、及び、トランジスタＱ６のソース（サンプル部出力ノードノードＮ２）から夫々、サンプル部１０の相補データ出力信号ＴＣ及びＢＣが出力される。
【０００５】
ラッチ部２０は、ｐチャネルトランジスタＱ９、Ｑ１３と、ｎチャネルトランジスタＱ１０〜Ｑ１２、Ｑ１４、Ｑ１５とから構成される。トランジスタＱ９〜Ｑ１２は、この順に高電位電源ラインＶＣＣと低電位電源ラインＧＮＤとの間に直列に接続される。トランジスタＱ１３〜Ｑ１５は、この順に高電位電源ラインＶＣＣとトランジスタＱ１２のドレインとの間に直列に接続される。トランジスタＱ９及びＱ１３のゲートには、サンプル部１０の相補データ出力信号ＢＣ及びＴＣが夫々入力し、トランジスタＱ１２のゲートには、他方のクロック信号ＩＣＴが入力する。トランジスタＱ９のゲートは、更にトランジスタＱ１４とＱ１５の直列接続ノード（ノードＮ２）に接続され、トランジスタＱ１３のゲートは、更にトランジスタＱ１０とＱ１１の直列接続ノード（ノードＮ１）に接続される。また、トランジスタＱ９とＱ１０の直列接続ノード（ラッチ部出力ノードＮ３）、及び、トランジスタＱ１３とＱ１４の直列接続ノード（ラッチ部出力ノードＮ４）からは夫々、本ラッチ回路の相補データ出力信号ＯＴ及びＯＢが出力される。トランジスタＱ１１のゲートは、出力信号ＯＢを出力するラッチ部出力ノードＮ４に、トランジスタＱ１５のゲートは出力信号ＯＴを出力するラッチ部出力ノードＮ３に夫々接続される。
【０００６】
サンプル部１０のトランジスタＱ２、Ｑ３、Ｑ６、Ｑ７は、相補データ入力信号ＩＴ、ＩＢを、相補データ信号ＴＣ、ＢＣとして伝達するためのデータ入力トランジスタを構成し、トランジスタＱ１、Ｑ４は、サンプル時にデータ入力トランジスタを活性化するサンプル部活性化トランジスタを構成する。また、ラッチ部２０のトランジスタＱ９及びＱ１１は一方のインバータを構成し、トランジスタＱ１３及びＱ１５は、他方のインバータを構成し、双方のインバータは、互いの入力と出力とがたすき掛けに接続されている。トランジスタＱ１０、Ｑ１４は、電源電位を下げる電圧制限トランジスタを構成し、トランジスタＱ１２は、ホールド時にラッチ部２０を活性化するラッチ部活性化トランジスタを構成する。
【０００７】
上記従来のラッチ回路は、以下のように作動する。サンプル部１０は、クロック信号ＩＣＴ及びＩＣＢが夫々“Ｌ”及び“Ｈ”のときに、活性化されてサンプリング動作を行い、相補データ入力信号ＩＴ及びＩＢをサンプリングする。ラッチ部２０は、クロックが切り替わりクロック信号ＩＣＴが“Ｈ”に立ち上がると活性化されて、サンプル部１０の出力ノードＮ１、Ｎ２から伝達される相補データ信号ＴＣ及びＴＢをラッチし、ラッチ部出力ノードＮ３、Ｎ４を経由して相補データ出力信号ＯＴ及びＯＢを次段の回路に与える。
【０００８】
次に、再びクロック信号ＩＣＴ及びＩＣＢが夫々“Ｌ”及び“Ｈ”になると、サンプル部１０は、再び活性化されて、新しい相補データ入力信号ＩＴ及びＩＢをラッチするので、次のクロック信号の切り替わりを待って、再びラッチ部２０がこれをラッチする。
【０００９】
【発明が解決しようとする課題】
サンプル部１０が、以前の相補データ入力信号と異なるデータを持つ相補データ入力信号をサンプリングし、ラッチ部２０のラッチ部出力ノードＮ３、Ｎ４の信号を反転させる際には、その時点でＨレベルを出力している一方のラッチ部出力ノードに蓄えられた電荷は、ラッチ部２０のトランジスタＱ１２を経由して、低電位電源ラインＧＮＤに引き抜かれ、その出力ノードを“Ｌ”にする。また、その時点でＬレベルを出力している他方のラッチ部出力ノードには、トランジスタＱ９又はＱ１３を経由して高電位電源ラインＶＣＣから電荷が注入され、その出力ノードを“Ｈ”にする。
【００１０】
上記従来のラッチ回路では、サンプル部１０が活性化されるサンプル時に、上記電荷の引き抜き及び注入が同時に行われるので、電源のエネルギー負担が大きくなり、電荷の引き抜き及び注入に要する時間が長くなる。この電荷の引き抜き及び注入に要する時間のために、出力ノードにおける信号反転に時間が掛かり、ラッチ回路のセットアップタイム幅及びホールドタイム幅から成る不感帯幅が大きくなり、信号入力のタイミングによっては、ラッチ回路の信号伝達に障害となるという問題がある。
【００１１】
本発明は、上記に鑑み、従来のラッチ回路を改良し、相補データ出力信号の反転の際に、電源のエネルギー負担を軽減して信号反転に要する時間を短縮することにより、ラッチ回路の不感帯幅を小さくできるラッチ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るラッチ回路は、サンプル信号によってサンプル時に活性化され、一対の相補データ信号をサンプリングするサンプル部と、ホールド信号によってホールド時に活性化され、前記サンプル部でサンプリングされた相補データ信号を一対のサンプル部出力ノードでラッチし、該ラッチした相補データ信号を一対のラッチ出力ノードを経由して出力するラッチ部とを備え、交互に生起するサンプル信号及びホールド信号に応答して相補データ信号を伝達するラッチ回路において、
サンプル時に前記一対のラッチ部出力ノードをプリチャージするプリチャージ回路を備えることを特徴とする。
【００１３】
本発明のラッチ回路によると、サンプル時に非活性化される双方のラッチ部出力ノードをプリチャージし、これをサンプル時にＨレベルにするので、信号が反転する次のホールド時には、ラッチ部出力ノードの一方がこのＨレベルからＬレベルに反転すれば足り、双方のラッチ部出力ノードが何れも反転する従来のラッチ回路に比して、電源のエネルギー負担が軽減され、ラッチ回路の不感帯幅が小さくできる。
【００１４】
一般に、ラッチ回路の不感帯幅は、サンプル動作時における、ラッチ回路に保持されている古いデータを新しいデータに更新（反転）するのに要する時間で決まる。この時間が短ければ不感帯幅は小さくなり、長ければ大きくなる。本発明のラッチ回路では、サンプル時に出力ノードを電源電圧にプリチャージし、ラッチ回路に保持されている古いデータを破棄し、ニュートラルな状態にすることにより、新しいデータに更新するエネルギーを小さくするので、この更新に要する時間が短くなる。このため、ラッチ回路の不感帯幅を小さくできるものである。
【００１５】
本発明の好適な態様のラッチ回路では、前記ラッチ部は、前記一対のサンプル部出力ノードから相補データ信号を夫々入力する第１及び第２のインバータと、該第１及び第２のインバータをホールド時に活性化するホールド部活性化回路とを有し、
前記第１のインバータは、前記サンプル部出力ノードの一方がゲートに接続され、高電位電源と前記ラッチ部出力ノードの一方との間に接続される第１のトランジスタと、前記ラッチ部出力ノードの一方と前記サンプル部出力ノードの他方との間に接続され、サンプル時にオフとなる第２のトランジスタと、前記ラッチ部出力ノードの他方がゲートに接続され、前記サンプル部出力ノードの他方と低電位電源との間に接続される第３のトランジスタとを備え、
前記第２のインバータは、前記サンプル部出力ノードの他方がゲートに接続され、前記高電位電源と前記ラッチ部出力ノードの他方との間に接続される第４のトランジスタと、前記ラッチ部出力ノードの他方と前記サンプル部出力ノードの一方との間に接続され、サンプル時にオフとなる第５のトランジスタと、前記ラッチ部出力ノードの一方がゲートに接続され、前記サンプル部出力ノードの一方と前記低電位電源との間に接続される第６のトランジスタとを備える。
【００１６】
上記構成を採用することにより、サンプル時におけるラッチ部出力ノードのプリチャージの際に、第２のトランジスタ及び第５のトランジスタの作用により、ラッチ部出力ノードとサンプル部出力ノードとの間の導通が遮断されるので、前記プリチャージ回路によるプリチャージが有効に行われる。
【００１７】
前記ラッチ部活性化回路は、前記第３のトランジスタと前記低電位電源との間に接続され、ホールド時にオンとなる第７のトランジスタと、前記第６のトランジスタと前記低電位電源との間に接続され、ホールド時にオンとなる第８のトランジスタとを備える構成を採用することができ、或いは、前記ラッチ部活性化回路は、前記第３のトランジスタと前記第６のトランジスタとを共通に接続するノードと前記低電位電源との間に接続され、ホールド時にオンとなる第７のトランジスタを備える構成を採用することもできる。後者の構成を採用すると、回路構成が簡素化される。
【００１８】
本発明の好ましい態様のラッチ回路では、前記サンプル部は、第１及び第２のデータ信号入力部を備え、
前記第１のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの一方との間に相互に直列に接続される、相補データ信号の一方がゲートに入力する第７のトランジスタ及びサンプル時にオンとなる第８のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に相互に直列に接続される、相補データ信号の他方がゲートに入力する第９のトランジスタ及びサンプル時にオンとなる第１０のトランジスタとを備え、
前記第２のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの他方との間に相互に直列に接続され、相補データ信号の他方がゲートに入力する第１１のトランジスタ及びサンプル時にオンとなる第１２のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に相互に直列に接続され、相補データ信号の一方がゲートに入力する第１３のトランジスタ及びサンプル時にオンとなる第１４のトランジスタとを備える。
【００１９】
或いは、上記に代えて、前記サンプル部は、第１及び第２のデータ信号入力部と、該第１及び第２のデータ信号入部をサンプル時に活性化するサンプル部活性化回路とを備え、
前記第１のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの一方との間に接続され、相補データ信号の一方がゲートに入力する第７のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に接続され、相補データ信号の他方がゲートに入力する第８のトランジスタとを備え、
前記第２のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの他方との間に接続され、相補データ信号の他方がゲートに入力する第９のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に接続され、相補データ信号の一方がゲートに入力する第１０のトランジスタとを備える構成を採用することも出来る。
【００２０】
上記サンプル部活性化回路は、前記高電位電源と前記サンプル部出力ノードの一方との間に前記第７のトランジスタと直列に接続され、サンプル時にオンとなる第１１のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に前記第８のトランジスタと直列に接続され、サンプル時にオンとなる第１２のトランジスタと、前記高電位電源と前記サンプル部出力ノードの他方との間に前記第９のトランジスタと直列に接続され、サンプル時にオンとなる第１３のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に前記第１０のトランジスタと直列に得接続され、サンプル時にオンとなる第１４のトランジスタとを備える構成を採用できる。或いは、これに代えて、上記サンプル部活性化回路は、前記第７のトランジスタ及び前記第９のトランジスタと共通に接続するノードと前記高電位電源との間に挿入され、サンプル時にオンとなる第１１のトランジスタと、前記第８のトランジスタ及び前記第１０のトランジスタを共通に接続するノードと前記低電位電源との間に挿入され、前記サンプル部にオンとなる第１２のトランジスタとを備える構成を採用することもできる。後者の構成を採用すると、構成がより簡素化される。
【００２１】
【発明の実施の形態】
以下、図面を参照し本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例に係るラッチ回路を示す回路図である。ラッチ回路は、相補データ入力信号ＩＴ及びＩＢを、相補クロック信号ＩＣＴ及びＩＣＢに応答してサンプリングするサンプル部１０と、サンプル部１０でサンプリングされた相補データ信号をラッチして次段の回路に伝達するラッチ部２０と、サンプル時にラッチ部２０の出力ノードＮ３、Ｎ４をプリチャージするプリチャージ部３０とから構成される。
【００２２】
サンプル部１０は、４つのｎチャネルトランジスタＱ１〜Ｑ４が、この順に高電位電源ラインＶＣＣから低電位電源ラインＧＮＤ迄に直列に接続された第１のデータ入力部と、４つのｎチャネルトランジスタＱ５〜Ｑ８が、この順に高電位電源ラインＶＣＣから低電位電源ラインＧＮＤ迄に直列に接続された第２のサンプル部とから成る。データ入力トランジスタを成すトランジスタＱ１及びＱ８のゲートには、一方のデータ信号ＩＴが入力され、データ入力トランジスタを成すトランジスタＱ４及びＱ５のゲートには、他方のデータ信号ＩＢが入力される。
【００２３】
サンプル部活性化トランジスタＱ２、Ｑ３、Ｑ６、Ｑ７のゲートには、サンプル時に“Ｈ”となるクロック信号ＩＣＢが入力される。活性化トランジスタＱ２とＱ３とを接続するノードＮ１は、サンプル部１０の一方の出力信号ＴＣをラッチ部２０に入力する一方のサンプル部出力ノードを構成し、活性化トランジスタＱ６とＱ７とを接続するノードＮ２は、サンプル部１０の他方の出力信号ＢＣをラッチ部２０に入力する他方のサンプル部出力ノードを構成する。
【００２４】
ラッチ部２０は、ｐチャネルトランジスタＱ９、Ｑ１３と、ｎチャネルトランジスタＱ１０〜Ｑ１２、Ｑ１４〜１６とから構成される。トランジスタＱ９、Ｑ１１及びトランジスタＱ１３、Ｑ１５は夫々、ＣＭＯＳインバータを構成する。トランジスタＱ９〜Ｑ１２は、この順に高電位電源ラインＶＣＣから低電位電源ラインＧＮＤまで直列に接続される。トランジスタＱ１３〜Ｑ１６は、この順に高電位電源ラインＶＣＣから低電位電源ラインＧＮＤまで直列に接続される。トランジスタＱ１３及びＱ９のゲートには夫々、サンプル部出力ノードＮ１、Ｎ２を経由して、サンプル部１０からの相補出力信号ＴＣ及びＢＣが入力される。トランジスタＱ１５のゲートは、ラッチ部出力ノードＮ３であるトランジスタＱ９とＱ１０の接続ノードに接続され、トランジスタＱ１１のゲートは、ラッチ部出力ノードＮ４であるトランジスタＱ１３とＱ１４の接続ノードに接続される。トランジスタＱ１０、Ｑ１２、Ｑ１４、Ｑ１６の各ゲートには、ホールド時に“Ｈ”となるクロック信号ＩＣＴが入力される。トランジスタＱ１２及びＱ１６は、ホールド時にオンとなり、これらＣＭＯＳインバータを活性化するラッチ部活性化トランジスタを構成する。また、トランジスタＱ１０及びＱ１４は、サンプル時にオフとなり、ラッチ部出力ノードＮ３及びＮ４と、サンプル部出力ノードＮ１及びＮ２とを夫々切り離すカットオフトランジスタを構成する。
【００２５】
プリチャージ部３０は、ｐチャネルトランジスタＱ１７、Ｑ１８から成る。トランジスタＱ１７は、高電位電源ラインＶＣＣと、ラッチ部２０の出力信号ＯＴを出力するラッチ部出力ノードＮ３との間に接続され、そのゲートには、サンプル時に“Ｌ”となるクロック信号ＩＣＴが入力される。トランジスタＱ１８は、高電位電源ラインＶＣＣと、ラッチ部２０の出力信号ＯＢを出力するラッチ部出力ノードＮ４との間に接続され、そのゲートには、サンプル時に“Ｌ”となるクロック信号ＩＣＴが入力される。
【００２６】
上記実施形態例のラッチ回路は以下のように作動する。サンプル部１０は、クロック信号ＩＣＴ及びＩＣＢが夫々“Ｌ”及び“Ｈ”となるサンプル時に、活性化トランジスタＱ２、Ｑ３、Ｑ６、Ｑ７がオンとなって活性化される。つまり、サンプル部１０は、この時点でサンプリング動作を行い、相補データ入力信号ＩＴ及びＩＢをサンプリングする。次に、クロック信号ＩＣＴ及びＩＣＢが夫々“Ｈ”及び“Ｌ”となるホールド時に、サンプル部１０は、非活性となり、サンプリングした相補データ入力信号ＩＴ、ＩＢを、サンプル部出力ノードＮ１、Ｎ２に相補データ信号ＴＣ及びＢＣとして保持する。ラッチ部２０は、この時点で、トランジスタＱ１０、Ｑ１２、Ｑ１４、Ｑ１６がオンとなって活性化される。つまり、ラッチ部２０は、この時点で相補データ信号ＴＣ及びＢＣをラッチし、これを相補データ出力信号ＯＴ及びＯＢとして、ラッチ部出力ノードＮ３、Ｎ４を経由して次段の回路に伝達する。
【００２７】
次に、再び相補クロック信号ＩＣＴ及びＩＣＢが夫々“Ｌ”及び“Ｈ”となるサンプル時に、サンプル部１０は、次の相補データ入力信号ＩＴ及びＩＢをラッチする。プリチャージ部３０のトランジスタＱ１７、Ｑ１８は、この時点で、つまりクロック信号ＩＣＴが“Ｌ”になるとオンになり、高電位電源ラインＶＣＣから出力ノードＮ３、Ｎ４に向けて電荷を注入し、当該出力ノードＮ３、Ｎ４に保持されていた信号が“１”（Ｈ）であるか“０”（Ｌ）であるかに拘わらず、双方のラッチ部出力ノードＮ３、Ｎ４をＨレベルにプリチャージする。トランジスタＱ１０は、このサンプル時にオフとなり、ラッチ部出力ノードＮ３とサンプル部出力ノードＮ１とを切り離し、また、トランジスタＱ１４は、同様にこのサンプル時にオフとなり、ラッチ部出力ノードＮ４とサンプル部出力ノードＮ２とを切り離す。これによって、プリチャージ部３０によるラッチ部出力ノードＮ３及びＮ４のプリチャージ動作に際して、出力ノードＮ３とＮ４の電位をほぼ等電位にすることが可能になる。
【００２８】
次いで、相補クロック信号ＩＣＴ及びＩＣＢが夫々“Ｈ”及び“Ｌ”となるホールド時に、サンプル部１０は非活性化され、ラッチ部２０は活性化され、プリチャージ部３０はそのプリチャージを停止する。これによって、サンプル部１０は、保持している相補データ信号ＴＣ及びＢＣをラッチ部２０に与え、ラッチ部２０は、トランジスタＱ９〜Ｑ１６のフリップフロップ動作によってこれをラッチすることで、“Ｈ”レベルにプリチャージされている出力ノードＮ３、Ｎ４の一方をＬレベルに引き下げる。
【００２９】
本実施形態例では、上記のように、サンプル時に、相補クロック信号ＩＣＴがＨレベルになることで非活性化されたラッチ部２０の双方の出力ノードＮ３、Ｎ４をＨレベルにプリチャージする。このため、その後にラッチ部２０が活性化されて、相補データ信号ＴＣ及びＢＣをラッチする際に、ラッチ部２０は、一方の出力ノードＮ３（又はＮ４）のみをＨレベルからＬレベルに下げることで信号反転を行い、他方の出力ノードＮ４（又はＮ３）については、そのラッチに際して電位を反転させる必要がない。つまり、高電位電源ラインＶＣＣから前記他方の出力ノードＮ４（又はＮ３）への電荷の注入は既に終了しており、前記一方の出力ノードＮ３（又はＮ４）から低電位電源ラインＧＮＤへの電荷引き抜きのみを行うことで、信号伝達に際して必要な信号反転が可能となる。従って、電源ラインのエネルギー負担が軽減でき、信号反転の時間が短縮できる。これによって、ラッチ回路における不感帯幅を小さくできる。以下、図５のタイミングチャートを参照して本発明における回路動作を従来の回路動作と比較して詳細に説明する。
【００３０】
図５は、従来及び上記実施形態例に係るラッチ回路における相補データ信号と相補クロック信号とのタイミング関係を示している。同図において、クロック信号ＩＣＴが、サンプル動作とホールド動作の切り替わりタイミングを規定しており、このクロック信号ＩＣＴの切り替わりタイミングと、相補データ入力信号ＩＴ／ＩＢの入力タイミングとの関係で、信号伝達の状況が異なることを、（ａ）、（ｂ）及び（ｃ）の各場合について示している。サンプル部出力ノードにおける相補データ信号は、何れの場合にも、ホールド時のクロック信号ＩＣＴの立ち上がりタイミングでラッチされる。
【００３１】
従来のラッチ回路は、同図（ａ）のタイミングでは、サンプル時の適当なタイミングで相補データ入力信号ＩＴ／ＩＢが入力し、その相補データ入力信号の切り替わりによって相補データ出力信号ＯＴ／ＯＢが切り替わり、ホールド期間を開始するクロック信号ＩＣＴの立ち上がりでラッチされる。ところが、同図（ｂ）のタイミングでは、相補データ入力信号ＩＴ／ＩＢが、サンプル時の終了間際に遅れて入力したため、相補データ出力信号ＯＴ／ＯＢは、中間値を示し正常な出力が得られないことがある。ここで、相補データ入力信号ＩＴ／ＩＢが、同図に示したセットアップタイム及びホールドタイムから成る不感帯の間に入力する場合には、このような中間値を示すこととなる。同図（ｃ）の場合には、既にクロック信号ＩＣＴがホールド期間に移行し、そのホールドタイムを過ぎた後に、相補データ入力信号ＩＴ／ＩＢが切り替わったので、このホールド期間中における相補データ出力信号ＯＴ／ＯＢの切り替わりが行われない旨、つまり正常な動作が得られる旨が示されている。従来のラッチ回路では、図示のように、セットアップタイム及びホールドタイムから成る不感帯の幅が大きく、この不感帯中に入力する相補データ信号は正常に伝達できない欠点があった。
【００３２】
しかし、上記実施形態例のラッチ回路では、同図（ａ）に示すように、相補データ入力信号ＩＴ／ＩＢがサンプル時の適当な期間中に入力しても、相補データ出力信号ＯＴ／ＯＢの双方は、何れもプリチャージ回路によってＨレベルに設定され、ホールド期間を開始するクロック信号ＩＣＴの立ち上がりで、相補データ入力信号の変化に基づく信号遷移が行われる。ここで、同図（ｂ）に示すように、相補データ入力信号ＩＴ／ＩＢの信号変化が、ホールド期間を開始するクロック信号ＩＣＴの立ち上がり前に完了していれば、本発明の構成、つまりサンプリング時にノードＮ３及びＮ４の電位をほぼ等電位にすることにより、ホールド期間の際、サンプル時に導入された相補データ入力信号ＩＴ／ＩＢによってそれらのノードの一方の電荷を引き抜く動作で済むため、その動作を高速で行うことが出来る。そのため、セットアップタイムが短縮できる。また、同図（ｃ）に示すように、相補データ入力信号がホールド時のクロック信号ＩＣＴの立ち上がり以降に変化しても、クロック信号ＣＴによってサンプル部が不活性化されているので、相補データ出力信号の信号変化はない。つまり、上記実施形態例のラッチ回路は、従来のラッチ回路に比して、セットアップタイム及びホールドタイムを含む不感帯幅を小さくできる。
【００３３】
図２は、本発明の第２の実施形態例に係るラッチ回路を示す。本実施形態例では、第１の実施形態例におけるラッチ部２０の活性化トランジスタＱ１２、Ｑ１６に代えて、双方のインバータに共通の活性化トランジスタＱ１９を配設している。その他の構成は、図１の実施形態例と同様である。本実施形態例では、活性化トランジスタの個数を減らしたことにより、構成を簡素化しており、その動作は先の実施形態例と同様である。
【００３４】
図３は、本発明の第３の実施形態例に係るラッチ回路を示す。本実施形態例のラッチ回路は、サンプル部１０のデータ入力トランジスタＱ２１、Ｑ２２を、サンプル部活性化トランジスタＱ２０とＱ２３の間に接続する構成を採用し、また、データ入力トランジスタＱ２５、Ｑ２６を、サンプル部活性化トランジスタＱ２４とＱ２７の間に接続する構成を採用した点において、第２の実施形態例と異なる。このように、データ信号入力トランジスタとサンプル部活性化トランジスタとの高電位電源ラインＶＣＣからの接続順序は、適宜に選択できる。その他の構成は、第２の実施形態例と同様であり、その動作も第２の実施形態例と同様である。
【００３５】
図４は、本発明の第４の実施形態例に係るラッチ回路の構成を示す。本実施形態例では、第３の実施形態例におけるサンプル部１０の活性化トランジスタＱ２０及びＱ２４に代えて、双方のデータ入力部に共通の活性化トランジスタＱ２８を配設し、活性化トランジスタＱ２３及びＱ２７に代えて、双方のデータ入力部に共通の活性化トランジスタＱ２９を配設した点において、第３の実施形態例と異なる。その他の構成は、第３の実施形態例と同様であり、その動作も第３の実施形態例と同様である。
【００３６】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のラッチ回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、各実施形態例におけるトランジスタの導電型や種類は、単に例示であり、トランジスタの導電型や種類は適宜選択可能である。
【００３７】
【発明の効果】
以上、説明したように、本発明のラッチ回路によると、サンプル時にラッチ回路の出力ノードをプリチャージするプリチャージ回路を配設したことにより、ホールド時にはプリチャージされた出力ノードの電荷を引き抜く動作で済むため、その際の電源のエネルギー負担が軽減され、出力ノードにおける信号反転が速まる。このため、ラッチ回路における不感帯幅を小さくできる効果がある。
【００３８】
通信装置などで用いられるＣＤＲ（Ｃｌｏｃｋ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ）の位相比較器では、データエラーレートを小さくするために、位相比較精度を高める必要があり、不感帯幅の小さなラッチ回路が求められる。本発明のラッチ回路は、上記のように不感帯幅を小さくしたことにより、特にＣＤＲの位相比較器として用いると、データエラーレートを小さくできる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例に係るラッチ回路の回路図。
【図２】本発明の第２の実施形態例に係るラッチ回路の回路図。
【図３】本発明の第３の実施形態例に係るラッチ回路の回路図。
【図４】本発明の第４の実施形態例に係るラッチ回路の回路図。
【図５】図１の実施形態例のラッチ回路の動作を、従来のラッチ回路の動作と比較して示すタイミングチャート。
【図６】従来のラッチ回路の回路図。
【符号の説明】
１０：サンプル部
２０：ラッチ部
３０：プリチャージ部
Ｑ１〜Ｑ２９：トランジスタ
Ｎ１〜Ｎ４：ノード

Claims

サンプル信号によってサンプル時に活性化され、一対の相補データ信号をサンプリングするサンプル部と、ホールド信号によってホールド時に活性化され、前記サンプル部でサンプリングされた相補データ信号を一対のサンプル部出力ノードでラッチし、該ラッチした相補データ信号を一対のラッチ出力ノードを経由して出力するラッチ部とを備え、交互に生起するサンプル信号及びホールド信号に応答して相補データ信号を伝達するラッチ回路において、
サンプル時に前記一対のラッチ部出力ノードをプリチャージするプリチャージ回路を備えることを特徴とするラッチ回路。
前記ラッチ部は、前記一対のサンプル部出力ノードから相補データ信号を夫々入力する第１及び第２のインバータと、該第１及び第２のインバータをホールド時に活性化するラッチ部活性化回路とを有し、
前記第１のインバータは、前記サンプル部出力ノードの一方がゲートに接続され、高電位電源と前記ラッチ部出力ノードの一方との間に接続される第１のトランジスタと、前記ラッチ部出力ノードの一方と前記サンプル部出力ノードの他方との間に接続され、サンプル時にオフとなる第２のトランジスタと、前記ラッチ部出力ノードの他方がゲートに接続され、前記サンプル部出力ノードの他方と低電位電源との間に接続される第３のトランジスタとを備え、
前記第２のインバータは、前記サンプル部出力ノードの他方がゲートに接続され、前記高電位電源と前記ラッチ部出力ノードの他方との間に接続される第４のトランジスタと、前記ラッチ部出力ノードの他方と前記サンプル部出力ノードの一方との間に接続され、サンプル時にオフとなる第５のトランジスタと、前記ラッチ部出力ノードの一方がゲートに接続され、前記サンプル部出力ノードの一方と前記低電位電源との間に接続される第６のトランジスタとを備える、請求項１に記載のラッチ回路。
前記ラッチ部活性化回路は、前記第３のトランジスタと前記低電位電源との間に接続され、ホールド時にオンとなる第７のトランジスタと、前記第６のトランジスタと前記低電位電源との間に接続され、ホールド時にオンとなる第８のトランジスタとを備える、請求項２に記載のラッチ回路。
前記ラッチ部活性化回路は、前記第３のトランジスタと前記第６のトランジスタとを共通に接続するノードと前記低電位電源との間に接続され、ホールド時にオンとなる第７のトランジスタを備える、請求項２に記載のラッチ回路。
前記サンプル部は、第１及び第２のデータ信号入力部を備え、
前記第１のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの一方との間に相互に直列に接続される、相補データ信号の一方がゲートに入力する第７のトランジスタ及びサンプル時にオンとなる第８のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に相互に直列に接続される、相補データ信号の他方がゲートに入力する第９のトランジスタ及びサンプル時にオンとなる第１０のトランジスタとを備え、
前記第２のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの他方との間に相互に直列に接続され、相補データ信号の他方がゲートに入力する第１１のトランジスタ及びサンプル時にオンとなる第１２のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に相互に直列に接続される、相補データ信号の一方がゲートに入力する第１３のトランジスタ及びサンプル時にオンとなる第１４のトランジスタとを備える、請求項２に記載のラッチ回路。
前記サンプル部は、第１及び第２のデータ信号入力部と、該第１及び第２のデータ信号入力部をサンプル時に活性化するサンプル部活性化回路とを備え、
前記第１のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの一方との間に接続され、相補データ信号の一方がゲートに入力する第７のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に接続され、相補データ信号の他方がゲートに入力する第８のトランジスタとを備え、
前記第２のデータ信号入力部は、前記高電位電源と前記サンプル部出力ノードの他方との間に接続され、相補データ信号の他方がゲートに入力する第９のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に接続され、相補データ信号の一方がゲートに入力する第１０のトランジスタとを備える、請求項２に記載のラッチ回路。
前記サンプル部活性化回路は、前記高電位電源と前記サンプル部出力ノードの一方との間に前記第７のトランジスタと直列に接続され、サンプル時にオンとなる第１１のトランジスタと、前記低電位電源と前記サンプル部出力ノードの一方との間に前記第８のトランジスタと直列に接続され、サンプル時にオンとなる第１２のトランジスタと、前記高電位電源と前記サンプル部出力ノードの他方との間に前記第９のトランジスタと直列に接続され、サンプル時にオンとなる第１３のトランジスタと、前記低電位電源と前記サンプル部出力ノードの他方との間に前記第１０のトランジスタと直列に接続され、サンプル時にオンとなる第１４のトランジスタとを備える、請求項６に記載のラッチ回路。
前記サンプル部活性化回路は、前記第７のトランジスタと前記第９のトランジスタとを共通に接続するノードと前記高電位電源との間に挿入され、サンプル時にオンとなる第１１のトランジスタと、前記第８のトランジスタと前記第１０のトランジスタとを共通に接続するノードと前記低電位電源との間に挿入され、前記サンプル時にオンとなる第１２のトランジスタとを備える、請求項６に記載のラッチ回路。