CN106560999B - 用于低功率高速集成时钟门控单元的设备 - Google Patents

用于低功率高速集成时钟门控单元的设备 Download PDF

Info

Publication number
CN106560999B
CN106560999B CN201610855498.9A CN201610855498A CN106560999B CN 106560999 B CN106560999 B CN 106560999B CN 201610855498 A CN201610855498 A CN 201610855498A CN 106560999 B CN106560999 B CN 106560999B
Authority
CN
China
Prior art keywords
terminal
transistor
terminal connected
gate
receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610855498.9A
Other languages
English (en)
Other versions
CN106560999A (zh
Inventor
马修·铂金斯
林政贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106560999A publication Critical patent/CN106560999A/zh
Application granted granted Critical
Publication of CN106560999B publication Critical patent/CN106560999B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01SRADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06Systems determining position data of a target
    • G01S17/08Systems determining position data of a target for measuring distance only
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30Modifications for providing a predetermined threshold before switching
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0016Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01Details
    • H03K3/012Modifications of generator to improve response time or to decrease power consumption
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037Bistable circuits
    • H03K3/0372Bistable circuits of the master-slave type
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356017Bistable circuits using additional transistors in the input circuit
    • H03K3/356052Bistable circuits using additional transistors in the input circuit using pass gates
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0013Arrangements for reducing power consumption in field effect transistor circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种用于低功率高速集成时钟门控单元的设备。所述设备包括:逻辑门,接收未缓冲使能信号(E)、和扫描测试使能信号(SE)并输出反相使能信号(EN);第一传输门,接收E、SE和EN;第二传输门,连接到第一传输门并接收时钟信号(CK)和使能反相时钟信号(ECKN);第一晶体管,具有分别连接到电源电压(VDD)、逻辑门的输出和第一传输门的端子;第二晶体管,包括分别连接到第一传输门和VDD的端子;锁存器,包括分别连接到第二传输门和第二晶体管的端子。

Description

用于低功率高速集成时钟门控单元的设备
本申请要求在美国专利和商标局于2015年10月6日提交的被分配的序列号为第62/237,777号美国临时专利申请和于2016年2月2日提交的被分配的序列号为第15/013,659号美国非临时专利申请的优先权,这些美国申请的全部内容通过引用包含于此。
技术领域
本公开总体上涉及一种用于集成时钟门控单元(ICG)的设备,更具体地,涉及一种用于低功率高速集成时钟门控单元的设备。
背景技术
仅当电路需要时,集成时钟门控单元(ICG)通过传送(即,使能)时钟信号来降低使用时钟信号的电路中的功耗。可以使用静态互补金属氧化物半导体(COMS)设计技术(其包括p沟道MOS(PMOS)晶体管和n沟道NMOS(NMOS)晶体管)来实施ICG。
引入了ICG的动态型式以改善(即,缩短)ICG的设置时间。
在动态逻辑门中,当时钟信号为低(例如,0伏)时,基于到逻辑门的输入,PMOS晶体管导通,以在确定(例如,估计)逻辑门的输出应该是什么之前,将逻辑门的输出节点预充电到高电压(例如,电源电压VDD)。
当时钟信号为高(例如,VDD)时,PMOS晶体管截止且NMOS晶体管导通,以估计逻辑门的输出应该是什么。即,如果逻辑门的输出应该为低,那么确定输出节点是否应该放电至低电压(例如,0V),或者如果逻辑门的输出应该为高,则不管如何都将输出节点保持预充电的电压。
由于预充电的电压易于因泄露或意外放电而受损,所以可以在每个动态阶段之后使用静态逻辑门,以确保逻辑值的保留。因为各阶段像倒下的多米诺骨牌一样被按照顺序估计了一次,所以这样的设计通常被称作多米诺逻辑。
相关领域的动态ICG的缺点是:即使当没有传送(即,未使能)时钟信号时,每当时钟信号变低时也执行预充电,导致功率被消耗。
相关领域的动态ICG的另一缺点是:ICG使用时钟信号和时钟信号的反相型式两者来将使能数据传送到静态阶段。
因为每次非反相时钟信号转换时,反相时钟都转换时钟,所以反相时钟消耗功率成本。
发明内容
提供了一种集成时钟门控单元。所述集成时钟门控单元包括:逻辑门,包括接收未缓冲使能信号(E)的第一输入、接收扫描测试使能信号(SE)的第二输入和产生反相使能信号(EN)的输出;第一传输门,包括用来接收E的第一端子、用来接收SE的第二端子、用来接收EN的第三端子、第四端子以及第五端子;第二传输门,包括连接到第一传输门的第四端子的第一端子、连接到第一传输门的第五端子的第二端子、用来接收时钟信号(CK)的第三端子、用来接收使能反相时钟信号(ECKN)的第四端子以及第五端子;第一晶体管,包括连接到电源电压(VDD)的第一端子、连接到逻辑门的输出的第二端子和连接到第一传输门的第四端子的第三端子;第二晶体管,包括连接到第一传输门的第五端子的第一端子、连接到VDD的第二端子以及第三端子;锁存器,包括连接到第二传输门的第五端子的第一端子、连接到第二晶体管的第三端子的第二端子以及第三端子。
提供了一种集成时钟门控单元。所述集成时钟门控单元包括:逻辑门,包括接收E的第一输入、接收SE的第二输入和产生EN的输出;第一晶体管,包括用来接收E的第一端子、用来接收SE的第二端子以及第三端子;第二晶体管,包括第一端子、用来接收EN的第二端子和连接到第一晶体管的第一端子的第三端子;第三晶体管,包括连接到第一晶体管的第三端子的第一端子、用来接收CK的第二端子以及第三端子;第四晶体管,包括连接到第二晶体管的第一端子的第一端子、用来接收ECKN的第二端子和连接到第三晶体管的第三端子的第三端子;第五晶体管,包括连接到VDD的第一端子、连接到逻辑门的输出的第二端子和连接到第一晶体管的第三端子的第三端子;第六晶体管,包括连接到第二晶体管的第一端子的第一端子、连接到VDD的第二端子以及第三端子;第七晶体管,包括第一端子、连接到第三晶体管的第三端子的第二端子和连接到第六晶体管的第三端子的第三端子;第八晶体管,包括连接到VDD的第一端子、用来接收ECKN的第二端子和连接到第七晶体管的第二端子的第三端子;第九晶体管,包括连接到VDD的第一端子、连接到第七晶体管的第二端子的第二端子和连接到第七晶体管的第一端子的第三端子;第十晶体管,包括连接到VDD的第一端子、用来接收CK的第二端子和连接到第七晶体管的第一端子的第三端子;第十一晶体管,包括连接到第七晶体管的第三端子的第一端子、用来接收CK的第二端子和连接到地的第三端子;反相器,包括连接到第十晶体管的第三端子的输入和用来产生ECK的输出。
附图说明
从结合附图进行的下面的详细描述,本公开的某些实施例的上述和其他的方面、特征和优点将变得更加清楚,其中:
图1是根据本公开的实施例的ICG的示意图。
具体实施方式
在下文中,参照附图详细描述本公开的实施例。应该指出的是,虽然在不同的图中示出相同的元件,但是相同的元件将由相同的参考标记指示。在下面的描述中,诸如详细的构造和组件的具体细节仅提供为帮助全部理解本公开的实施例。因此,对本领域技术人员来说应该清楚的是,在不脱离本公开的范围和精神的情况下,可以对在这里描述的实施例做出各种改变和修改。另外,为了清楚和简明起见,省略了公知的功能和构造的描述。下面描述的术语是在考虑本公开中的功能的情况下定义的术语,并可以根据用户、用户的意图或习惯而不同。因此,术语的定义应该基于整个说明书的内容来确定。
本公开可以具有各种修改和各种实施例,下面参照附图对在各种修改和各种实施例中的实施例进行详细描述。然而,应该理解的是,本公开不限制于这些实施例,而是包括在本公开的精神和范围之内的所有修改、等同物和替换物。
虽然包括诸如第一、第二等的序数的术语可以用于描述各种元件,但是结构元件不受术语的限制。术语仅用于将一个元件与另一个元件区分开。例如,在不脱离本公开的范围的情况下,第一结构元件可以被称作第二结构元件。类似地,第二结构元件也可以被称作第一结构元件。如在这里所使用的,术语“和/或”包括一个或更多个相关项的任意组合和所有组合。
在这里使用的术语仅用于描述本公开的各种实施例,而不意图限制本公开。除非上下文另外清楚地指示,否则单数形式意图包括复数形式。在本公开中,应该理解的是,术语“包括”或“具有”指示特征、数目、步骤、操作、结构元件、部分或它们的组合的存在,而不排除附加的一个或更多个其他特征、数目、步骤、操作、结构元件、部分或它们的组合的存在或可能性。
除非不同地定义,否则在这里使用的所有术语具有与本公开所属的领域的技术人员理解的意思相同的意思。除非在本公开中清楚地定义,否则诸如在通用字典中定义的术语这样的术语将被理解为具有与在相关技术领域中上下文的意思相同的意思,而不将被理解为具有理想的或过于形式化的含义。
相关领域的ICG使用逻辑门(例如,OR门)将时钟门控使能信号与扫描测试模式使能信号(SE)组合起来。这增加了用于使能信号的设置时间。因此,存在对于ICG展示低的使能关断时钟功耗和小的设置时间之中的一个或两者的需要。
在本公开的实施例中,通过直接地将使能信号(E)传递到锁存器而不是经过逻辑门进行来缩短用于E的设置时间。另外,通过消除对于补偿时钟信号和用于产生该补偿时钟信号的反相缓冲器的需要来降低功耗。
根据本公开的实施例的ICG包括锁存节点和NAND门。另外,本公开的实施例包括取样多路复用器,所述取样多路复用器在不使用逻辑门的情况下对使能信号进行取样以将使能信号与扫描测试模式使能逻辑地组合。这使本公开的实施例能够缩短使能信号的设置时间、缩短从使能信号到使能时钟信号的时间并且降低功耗。
图1是因时钟信号(CK)而缩短了使能信号(E)的设置时间并降低了功耗的ICG 100的示意图。
参照图1,ICG 100包括第一PMOS晶体管101,第一PMOS晶体管101包括源极、栅极和漏极。包括源极、栅极和漏极的第一NMOS晶体管103连接到第一PMOS晶体管101,以形成锁存功能的第一传输门。第一PMOS晶体管101的源极连接到第一NMOS晶体管103的漏极,其中,未缓冲使能信号(E)分别直接施加到第一PMOS晶体管101的源极和第一NMOS晶体管103的漏极。通过这样做,与不是将未缓冲使能信号直接施加到锁存功能的传输门而是使用逻辑门将使能信号与测试信号相组合然后将结果提供到锁存功能的传输门的ICG相比,E的设置时间缩短。因此,ICG 100消除了逻辑门和逻辑门的相关传送延迟而缩短了E的设置时间。
第二PMOS晶体管105包括栅极、漏极和连接到第一PMOS晶体管101的漏极的源极。第二NMOS晶体管107包括栅极、连接到第一NMOS晶体管103的源极的漏极和连接到第二PMOS晶体管105的漏极的源极,其中,第二PMOS晶体管105和第二NMOS晶体管107形成锁存功能的第二传输门。时钟信号(CK)施加到第二PMOS晶体管105的栅极。
由第一PMOS晶体管101、第一NMOS晶体管103、第二PMOS晶体管105和第二NMOS晶体管107形成的传输门在多路复用器中用作锁存晶体管,用来共用使能信号(E)。
与使用逻辑门将使能信号与测试使能信号组合起来相比,多路复用器对使能信号(E)进行取样并缩短了用于使能信号的设置时间。
第三PMOS晶体管109包括连接到电源电压(例如,VDD)的源极、栅极以及分别连接到第一PMOS晶体管101的漏极和第二PMOS晶体管105的源极的漏极。
NOR门111包括用来接收使能信号E的第一输入、用来接收扫描测试使能信号(SE)的第二输入以及用来提供对E和SE的NOR操作的结果(即,EN)的连接到第三PMOS晶体管109的栅极的输出。
SE还被提供到第一PMOS晶体管101的栅极,EN被提供到第一NMOS晶体管103的栅极。因此,SE使用传输门而不使用逻辑门与E逻辑地组合。结果是,设置的E和其与SE的组合因使用逻辑门具有缩短的设置时间。
与在时钟信号的每个低周期对节点进行预充电的相关领域相比,仅当EN为低时(即,仅当E为高且SE为低时),第三PMOS晶体管109分别对第一PMOS晶体管101的漏极和第二PMOS晶体管105的源极进行充电。当EN为低时,第三PMOS晶体管109传递输入,其不等同于预充电。该ICG 100仅对ECKN节点进行预充电,而不对任何其他节点进行预充电。
第三NMOS晶体管113包括源极、分别连接到第一NMOS晶体管103的源极和第二NMOS晶体管107的漏极的漏极以及连接到电源电压(例如,VDD)的栅极。因为第三NMOS晶体管113的栅极连接到电源电压,所以第三NMOS晶体管113总是导通的并像电阻器一样起作用,其中,所述电阻器的阻值是其沟道的电阻。
第四NMOS晶体管115包括漏极、分别连接到第二PMOS晶体管105的漏极和第二NMOS晶体管107的源极的栅极以及连接到第三NMOS晶体管113的源极以形成锁存器的源极。当SE和时钟信号CK为低时,使能信号E经由通过第一PMOS晶体管101、第一NMOS晶体管103、第二PMOS晶体管105和第二NMOS晶体管107形成的传输门传递到锁存器并被称作ELAT。
第四PMOS晶体管117包括栅极、连接到电源电压(例如,VDD)的源极和连接到第四NMOS晶体管115的栅极的漏极。当第四PMOS晶体管117的栅极为低时,第四PMOS晶体管117对ELAT进行预充电。因为第四PMOS晶体管117不受时钟信号(CK)的控制,所以在时钟信号CK的每个低周期不进行预充电。因此,与在时钟信号的每个低周期对锁存节点进行预充电的电路相比,降低了功耗。
第五PMOS晶体管119包括连接到电源电压(例如,VDD)的源极、用于接收ELAT的连接到第四NMOS晶体管115的栅极的栅极以及连接到第四NMOS晶体管115的漏极的漏极。
第六PMOS晶体管121包括连接到电源电压(例如,VDD)的源极、用于接收时钟信号CK的栅极以及连接到第四NMOS晶体管115的漏极的漏极。
第五NMOS晶体管123包括连接到第四NMOS晶体管115的源极的漏极、用于接收时钟信号CK的栅极以及连接到地电势的源极。
第四NMOS晶体管115、第五NMOS晶体管123、第五PMOS晶体管119和第六PMOS晶体管121形成多米诺逻辑AND门,其中,当时钟信号CK为低时,时钟信号CK对AND门的输出ECKN(例如,经由ELAT已经被使能信号E使能的时钟信号CK的反相)进行预充电,当时钟信号CK为高时,第五NMOS晶体管123使ELAT放电。
多米诺逻辑AND门消除了对互补时钟信号和关联时钟反相器的需要。这因时钟转换而使输入时钟负载和功耗二者减小。
相关领域的ICG使用互补时钟信号(这因时钟信号转换而使功耗增大),并且使用逻辑门,以将使能信号与测试使能信号相组合(这使使能信号的设置时间增多)。
相关技术在时钟信号为低时对多于一组的节点进行预充电,而本公开的实施例仅对一个节点进行预充电。因此,本公开的实施例展现出比相关技术的ICG所展现的时钟信号负载小的时钟信号负载。
AND门的输出ECKN提供到第二NMOS晶体管107的栅极和第四PMOS晶体管117的栅极。
反相器125包括连接到多米诺逻辑AND门的输出ECKN的输入和作为使能时钟信号(ECK)的输出。与多米诺逻辑AND门组合的反相器125形成NAND门。
在操作中,当ELAT为低并且时钟信号CK从低转换为高时,ECKN将不被放电而是将保持其高预充电,高ECKN信号将使第二NMOS晶体管107导通,并且时钟信号CK将使第五NMOS晶体管123导通,这将使ELAT保持为低(例如,0伏)。
如果ELAT为高并且时钟信号CK从低转换为高时,ELAT将使ECKN变为低。然而,因为当时钟信号CK为低时时钟信号CK使ECKN预充电到高,所以当时钟信号CK初始地从低转换为高时,ECKN初始地为高。这将使ELAT被放电。因为总是导通的第三NMOS晶体管113的电阻处于放电路径中,所以确保ELAT得以适当地锁存。
虽然已经在本公开的详细描述中描述了本公开的特定实施例,但是在不脱离本公开的范围的情况下,可以对本公开进行各种形式上的修改。因此,本公开的范围不应该仅仅基于描述的实施例来确定,而是基于所附权利要求及其等同物来确定。

Claims (19)

1.一种集成时钟门控单元,所述集成时钟门控单元包括:
逻辑门,包括接收未缓冲使能信号(E)的第一输入、接收扫描测试使能信号(SE)的第二输入和产生反相使能信号(EN)的输出;
第一传输门,包括接收未缓冲使能信号(E)的第一端子、接收扫描测试使能信号(SE)的第二端子、接收反相使能信号(EN)的第三端子、第四端子以及第五端子;
第二传输门,包括连接到第一传输门的第四端子的第一端子、连接到第一传输门的第五端子的第二端子、接收时钟信号(CK)的第三端子、接收使能反相时钟信号(ECKN)的第四端子以及第五端子;
第一晶体管,包括连接到电源电压(VDD)的第一端子、连接到逻辑门的输出的第二端子和连接到第一传输门的第四端子的第三端子;
第二晶体管,包括连接到第一传输门的第五端子的第一端子、连接到电源电压(VDD)的第二端子以及第三端子;以及
锁存器,包括连接到第二传输门的第五端子的第一端子、连接到第二晶体管的第三端子的第二端子以及第三端子。
2.根据权利要求1所述的集成时钟门控单元,其中,逻辑门是NOR门。
3.根据权利要求1所述的集成时钟门控单元,其中,第一晶体管是p沟道金属氧化物半导体(PMOS)晶体管,第二晶体管是n沟道金属氧化物半导体(NMOS)晶体管。
4.根据权利要求1所述的集成时钟门控单元,其中,第一晶体管和第二晶体管的第一端子和第三端子或是源极端子或是漏极端子,其中,第一晶体管和第二晶体管的第二端子均是栅极端子。
5.根据权利要求1所述的集成时钟门控单元,其中,第一传输门由第三晶体管和第四晶体管组成,其中,
第三晶体管包括接收未缓冲使能信号(E)的第一端子、接收扫描测试使能信号(SE)的第二端子以及第三端子,
第四晶体管包括第一端子、接收反相使能信号(EN)的第二端子和连接到第三晶体管的第一端子的第三端子。
6.根据权利要求5所述的集成时钟门控单元,其中,第三晶体管是p沟道金属氧化物半导体(PMOS)晶体管,第四晶体管是n沟道金属氧化物半导体(NMOS)晶体管。
7.根据权利要求5所述的集成时钟门控单元,其中,第三晶体管和第四晶体管的第一端子和第三端子或是源极端子或是漏极端子,其中,第三晶体管和第四晶体管的第二端子均是栅极端子。
8.根据权利要求5所述的集成时钟门控单元,其中,第二传输门由第五晶体管和第六晶体管组成,其中,
第五晶体管包括连接到第三晶体管的第三端子的第一端子、接收时钟信号(CK)的第二端子以及第三端子,
第六晶体管包括连接到第四晶体管的第一端子的第一端子、接收使能反相时钟信号(ECKN)的第二端子和连接到第五晶体管的第三端子的第三端子。
9.根据权利要求8所述的集成时钟门控单元,其中,第五晶体管是p沟道金属氧化物半导体(PMOS)晶体管,第六晶体管是n沟道金属氧化物半导体(NMOS)晶体管。
10.根据权利要求8所述的集成时钟门控单元,其中,第五晶体管和第六晶体管的第一端子和第三端子或是源极端子或是漏极端子,其中,第五晶体管和第六晶体管的第二端子均是栅极端子。
11.根据权利要求1所述的集成时钟门控单元,其中,锁存器由第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和反相器组成,其中:
第三晶体管包括第一端子、连接到第二传输门的第五端子的第二端子和连接到第二晶体管的第三端子的第三端子;
第四晶体管包括连接到电源电压(VDD)的第一端子、接收使能反相时钟信号(ECKN)的第二端子和连接到第二传输门的第五端子的第三端子;
第五晶体管包括连接到电源电压(VDD)的第一端子、连接到第二传输门的第五端子的第二端子和连接到第三晶体管的第一端子的第三端子;
第六晶体管包括连接到电源电压(VDD)的第一端子、接收时钟信号(CK)的第二端子和连接到第三晶体管的第一端子的第三端子;
第七晶体管包括连接到第三晶体管的第三端子的第一端子、接收时钟信号(CK)的第二端子和连接到地的第三端子;
反相器包括连接到第六晶体管的第三端子的输入和产生使能时钟信号(ECK)的输出。
12.根据权利要求11所述的集成时钟门控单元,其中,第四晶体管、第五晶体管和第六晶体管均是p沟道金属氧化物半导体(PMOS)晶体管,第三晶体管和第七晶体管均是n沟道金属氧化物半导体(NMOS)晶体管。
13.根据权利要求11所述的集成时钟门控单元,其中,第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管的第一端子和第三端子或是源极端子或是漏极端子,其中,第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管的第二端子均是栅极端子。
14.一种集成时钟门控单元,所述集成时钟门控单元包括:
逻辑门,包括接收未缓冲使能信号(E)的第一输入、接收扫描测试使能信号(SE)的第二输入和产生反相使能信号(EN)的输出;
第一晶体管,包括接收未缓冲使能信号(E)的第一端子、接收扫描测试使能信号(SE)的第二端子以及第三端子;
第二晶体管,包括第一端子、接收反相使能信号(EN)的第二端子和连接到第一晶体管的第一端子的第三端子;
第三晶体管,包括连接到第一晶体管的第三端子的第一端子、接收时钟信号(CK)的第二端子以及第三端子;
第四晶体管,包括连接到第二晶体管的第一端子的第一端子、接收使能反相时钟信号(ECKN)的第二端子和连接到第三晶体管的第三端子的第三端子;
第五晶体管,包括连接到电源电压(VDD)的第一端子、连接到逻辑门的输出的第二端子和连接到第一晶体管的第三端子的第三端子;
第六晶体管,包括连接到第二晶体管的第一端子的第一端子、连接到电源电压(VDD)的第二端子以及第三端子;
第七晶体管,包括第一端子、连接到第三晶体管的第三端子的第二端子和连接到第六晶体管的第三端子的第三端子;
第八晶体管,包括连接到电源电压(VDD)的第一端子、接收使能反相时钟信号(ECKN)的第二端子和连接到第七晶体管的第二端子的第三端子;
第九晶体管,包括连接到电源电压(VDD)的第一端子、连接到第七晶体管的第二端子的第二端子和连接到第七晶体管的第一端子的第三端子;
第十晶体管,包括连接到电源电压(VDD)的第一端子、接收时钟信号(CK)的第二端子和连接到第七晶体管的第一端子的第三端子;
第十一晶体管,包括连接到第七晶体管的第三端子的第一端子、接收时钟信号(CK)的第二端子和连接到地的第三端子;以及
反相器,包括连接到第十晶体管的第三端子的输入和产生使能时钟信号(ECK)的输出。
15.根据权利要求14所述的集成时钟门控单元,其中,逻辑门是NOR门。
16.根据权利要求14所述的集成时钟门控单元,其中,第一晶体管、第三晶体管、第五晶体管、第八晶体管、第九晶体管和第十晶体管均是p沟道金属氧化物半导体(PMOS)晶体管。
17.根据权利要求14所述的集成时钟门控单元,其中,第二晶体管、第四晶体管、第六晶体管、第七晶体管和第十一晶体管均是n沟道金属氧化物半导体(NMOS)晶体管。
18.根据权利要求16所述的集成时钟门控单元,其中,每个p沟道金属氧化物半导体(PMOS)晶体管的第一端子和第三端子或者是源极端子或者是漏极端子,其中,每个p沟道金属氧化物半导体(PMOS)晶体管的第二端子是栅极端子。
19.根据权利要求17所述的集成时钟门控单元,其中,每个n沟道金属氧化物半导体(NMOS)晶体管的第一端子和第三端子或是源极端子或是漏极端子,其中,每个n沟道金属氧化物半导体(NMOS)晶体管的第二端子是栅极端子。
CN201610855498.9A 2015-10-06 2016-09-27 用于低功率高速集成时钟门控单元的设备 Active CN106560999B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562237777P 2015-10-06 2015-10-06
US62/237,777 2015-10-06
US15/013,659 2016-02-02
US15/013,659 US9564897B1 (en) 2015-10-06 2016-02-02 Apparatus for low power high speed integrated clock gating cell

Publications (2)

Publication Number Publication Date
CN106560999A CN106560999A (zh) 2017-04-12
CN106560999B true CN106560999B (zh) 2021-06-08

Family

ID=57908792

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610855498.9A Active CN106560999B (zh) 2015-10-06 2016-09-27 用于低功率高速集成时钟门控单元的设备

Country Status (4)

Country Link
US (1) US9564897B1 (zh)
KR (1) KR102611468B1 (zh)
CN (1) CN106560999B (zh)
TW (1) TWI679847B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock
US10664006B2 (en) 2018-01-11 2020-05-26 Qualcomm Incorporated Method and apparatus for automatic switch to retention mode based on architectural clock gating
US10522542B1 (en) 2018-06-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Double rule integrated circuit layouts for a dual transmission gate
US10819342B2 (en) * 2018-12-20 2020-10-27 Samsung Electronics Co., Ltd. Low-power low-setup integrated clock gating cell with complex enable selection
CN109787599B (zh) * 2018-12-28 2023-02-03 普冉半导体(上海)股份有限公司 电压切换电路及切换方法
US10784864B1 (en) * 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
KR20210051520A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로
US11190186B2 (en) 2020-04-08 2021-11-30 Samsung Electronics Co., Ltd. Clock gating cell with low power and integrated circuit including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189319A (en) * 1991-10-10 1993-02-23 Intel Corporation Power reducing buffer/latch circuit
CN102799211A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 内部时钟门控装置
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527075A (en) 1983-07-11 1985-07-02 Sperry Corporation Clock source with automatic duty cycle correction
US5317202A (en) 1992-05-28 1994-05-31 Intel Corporation Delay line loop for 1X on-chip clock generation with zero skew and 50% duty cycle
JPH11317657A (ja) * 1998-05-06 1999-11-16 Toshiba Corp トランスミッション・ゲート回路
US6456133B1 (en) 2000-12-28 2002-09-24 Intel Corporation Duty cycle control loop
US6771136B1 (en) 2001-12-10 2004-08-03 Cypress Semiconductor Corp. System and method for restoring the mark and space ratio of a clocking signal output from an oscillator
KR100510522B1 (ko) 2003-03-13 2005-08-26 삼성전자주식회사 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프
US7109776B2 (en) 2004-09-23 2006-09-19 Intel Corporation Gating for dual edge-triggered clocking
US7138842B2 (en) * 2005-04-01 2006-11-21 Freescale Semiconductor, Inc. Flip-flop circuit having low power data retention
US7487417B2 (en) 2005-06-30 2009-02-03 Texas Instruments Incorporated Digital storage element with enable signal gating
US7596732B2 (en) 2005-06-30 2009-09-29 Texas Instruments Incorporated Digital storage element architecture comprising dual scan clocks and gated scan output
TW200703910A (en) * 2005-07-11 2007-01-16 Via Tech Inc Circuit and related method for clock gating
CN1716772A (zh) * 2005-07-22 2006-01-04 威盛电子股份有限公司 门控时钟电路及相关方法
WO2008041058A1 (en) 2006-10-03 2008-04-10 Freescale Semiconductor, Inc. Device and system for reducing noise induced errors
US7576582B2 (en) * 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
US7639057B1 (en) 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
US7868677B2 (en) 2006-12-28 2011-01-11 Stmicroelectronics Pvt. Ltd. Low power flip-flop circuit
US7541832B1 (en) 2007-04-30 2009-06-02 Arizona Board Of Regents For And On Behalf Of Arizona State University Low power, race free programmable logic arrays
US7570094B2 (en) 2007-06-22 2009-08-04 Promos Technologies Pte.Ltd. Automatic duty cycle correction circuit with programmable duty cycle target
US7391250B1 (en) * 2007-09-02 2008-06-24 United Microelectronics Corp. Data retention cell and data retention method based on clock-gating and feedback mechanism
US7772889B2 (en) 2008-04-09 2010-08-10 Globalfoundries Inc. Programmable sample clock for empirical setup time selection
US7622955B2 (en) 2008-04-17 2009-11-24 Texas Instruments Incorporated Power savings with a level-shifting boundary isolation flip-flop (LSIFF) and a clock controlled data retention scheme
US7902878B2 (en) 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US8058905B1 (en) 2009-01-31 2011-11-15 Xilinx, Inc. Clock distribution to facilitate gated clocks
US8004331B2 (en) 2009-06-01 2011-08-23 Analog, Devices, Inc. CMOS clock receiver with feedback loop error corrections
US9018995B2 (en) 2009-12-03 2015-04-28 Cadence Design Systems, Inc. Integrated clock gating cell for circuits with double edge triggered flip-flops
WO2011107828A1 (en) 2010-03-03 2011-09-09 Freescale Semiconductor, Inc. Integrated circuit device comprising clock gating circuitry, electronic device and method for dynamically configuring clock gating
US8384457B2 (en) 2011-04-06 2013-02-26 Icera Inc. Duty cycle correction
US20140075174A1 (en) 2012-09-10 2014-03-13 Texas Instruments Incorporated Boot State Restore from Nonvolatile Bitcell Array
US9366727B2 (en) 2012-12-28 2016-06-14 Texas Instruments Incorporated High density low power scan flip-flop
US9362910B2 (en) 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US8975949B2 (en) 2013-03-14 2015-03-10 Samsung Electronics Co., Ltd. Integrated clock gater (ICG) using clock cascode complimentary switch logic
US9331680B2 (en) 2013-09-10 2016-05-03 Texas Instruments Incorporated Low power clock gated flip-flops

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189319A (en) * 1991-10-10 1993-02-23 Intel Corporation Power reducing buffer/latch circuit
CN102799211A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 内部时钟门控装置
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Complex clock gating with integrated clock gating logic cell";Rani Bhutada等;《2007 International Conference on Design & Technology of Integrated Systems in Nanoscale Era》;20080212;第164-169页 *
"基于扫描结构的低功耗测试方法研究";王松;《中国优秀硕士学位论文全文数据库 信息科技辑》;20120215(第02期);第I135-194页 *

Also Published As

Publication number Publication date
KR102611468B1 (ko) 2023-12-07
TWI679847B (zh) 2019-12-11
KR20170043995A (ko) 2017-04-24
TW201714409A (zh) 2017-04-16
CN106560999A (zh) 2017-04-12
US9564897B1 (en) 2017-02-07

Similar Documents

Publication Publication Date Title
CN106560999B (zh) 用于低功率高速集成时钟门控单元的设备
US7804346B2 (en) Level converting flip-flop and method of operating the same
US9331680B2 (en) Low power clock gated flip-flops
US20100026343A1 (en) Clocked single power supply level shifter
US7843243B2 (en) Flip-flop circuit, pipeline circuit including a flip-flop circuit, and method of operating a flip-flop circuit
JP2010141903A (ja) 半導体集積回路
KR20150062473A (ko) 반도체 장치의 버퍼 회로
US7834663B2 (en) NAND/NOR registers
US10447249B2 (en) Hold violation free scan chain and scanning mechanism for testing of synchronous digital VLSI circuits
US6972601B2 (en) Sense amplifier having synchronous reset or asynchronous reset capability
US6914453B2 (en) Integrated logic and latch design with clock gating at static input signals
US8928377B2 (en) Scannable fast dynamic register
US7528630B2 (en) High speed flip-flop
US7164293B2 (en) Dynamic latch having integral logic function and method therefor
CN106533428B (zh) 基于多米诺的高速触发器
JP2004088151A (ja) ラッチ回路
JP2001085987A (ja) トライステートバッファ回路
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
US9892768B2 (en) Latching pseudo-dual-port memory multiplexer
US10706916B1 (en) Method and apparatus for integrated level-shifter and memory clock
US8013649B2 (en) Dynamic clock feedback latch
US8237483B2 (en) Processing clock signals
EP1424775A1 (en) Dynamic logic circuits using transistors having differing threshold voltages and delayed low threshold voltage leakage protection
WO2017147895A1 (en) Low-area low clock-power flip-flop
JPH08307237A (ja) バス接続回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant