CN109787599B - 电压切换电路及切换方法 - Google Patents
电压切换电路及切换方法 Download PDFInfo
- Publication number
- CN109787599B CN109787599B CN201811626521.2A CN201811626521A CN109787599B CN 109787599 B CN109787599 B CN 109787599B CN 201811626521 A CN201811626521 A CN 201811626521A CN 109787599 B CN109787599 B CN 109787599B
- Authority
- CN
- China
- Prior art keywords
- voltage
- nmos
- tube
- input
- grid electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
本发明公开一种电压切换电路,包含:并联的第一电路和第二电路;第一电路包含:第一输入端、第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管;第二电路包含:第二输入端、第三NMOS管、第四NMOS管。本发明第一输入端到输出端的支路增加了第三PMOS管,使输入端可输入负压,且使得输出端能保持正常输出输入端的电压,且无器件击穿问题。
Description
技术领域
本发明涉及半导体技术领域,具体涉及一种电压切换电路及切换方法。
背景技术
如图1所示,为现有的电压切换电路结构,包含:并联的两条支路;其中一条支路包含:第一输入端IN1,第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2,其中第一PMOS管PM1源极连接第一输入端IN1,栅极接地,第二PMOS管PM2源极连接第一PMOS管PM1的漏极,栅极连接栅极驱动电压BSPB,漏极连接输出端OUT,第一NMOS管NM1源极连接第一输入端IN1,栅极连接栅极驱动电压BXN,第二NMOS管NM2源极连接第一NMOS管NM1漏极,栅极连接栅极驱动电压BSN,漏极连接输出端OUT。另一条支路包含:第二输入端IN2、第三NMOS管NM3、第四NMOS管NM4,其中第三NMOS管NM3源极连接第二输入端IN2,栅极连接栅极驱动电压BDN,第四NMOS管NM4源极连接第三NMOS管NM3漏极,栅极连接栅极驱动电压BXN,漏极连接输出端OUT。
表1现有电路的工作模式
如表1所示,为现有电压切换电路两种工作模式的一种实例。
模式1:PM1栅极加0V,PM2栅极加0V,NM1栅极加1.2V,NM2栅极加1.2V,此时PM1、NM2、NM1、NM2处于导通状态,输入IN1到输出OUT的通路打开。NM3栅极加-3V,NM4栅极加1.2V,NM3处于关断状态,输入IN2到输出OUT的通路关断。此时IN2外加电压为0V,IN1外加电压范围为-3V~4V,IN1外加电压传输到OUT,因此输出OUT电压为-3V~4V。
模式2:PM1栅极加0V,PM2栅极加4V,NM1栅极加1.2V,NM2栅极加0V,此时PM2和NM2处于关断状态,输入IN1到输出OUT的通路关断。NM3和NM4栅极加1.2V,处于导通状态,输入IN2到输出OUT的通路打开。此时IN2外加电压为0V,IN1外加电压范围为0V~4V,IN2外加电压传输到OUT,因此输出OUT电压为0V。
现有电路的主要问题是模式2下输入IN1和IN2不支持负压输入。模式2时,IN2加入负压(例如-3V),OUT也为-3V,此时PM2栅极为4V,漏极为-3V,这个电压差较大,如果超过PMOS器件的击穿电压,会引起器件损坏。此外NM1栅极加1.2V,NM2栅极加0V,OUT为-3V时,NM1和NM2导通,IN1到OUT会通过NM1和NM3连通,引起IN1到OUT的漏电。
对于模式2下IN1到OUT的漏电,可以将NM2的栅极电压改为-3V解决,但是仍然不能解决PM2栅极和漏极电压差较大的问题。
发明内容
本发明提供一种电压切换电路及切换方法,对现有的电压切换电路做了优化,输入端可输入负压。
为实现上述目的,本发明提供一种电压切换电路,其特点是,该电路包含:并联的第一电路和第二电路;
第一电路包含:
第一输入端;
第一PMOS管,其源极连接第一输入端,栅极接地;
第二PMOS管,其源极连接第一PMOS管的漏极,栅极连接控制第二PMOS管导通或关断的第一栅极驱动电压;
第三PMOS管,其源极连接第二PMOS管的漏极,栅极接地,漏极连接输出端;
第一NMOS管,其源极连接第一输入端,栅极连接控制第一NMOS管导通或关断的第二栅极驱动电压;
第二NMOS管,其源极连接第一NMOS管漏极,栅极连接控制第二NMOS管导通或关断的第三栅极驱动电压,漏极连接输出端;
第二电路包含:
第二输入端;
第三NMOS管,其源极连接第二输入端,栅极连接控制第三NMOS管导通或关断的第四栅极驱动电压;
第四NMOS管,其源极连接第三NMOS管漏极,栅极连接控第四NMOS管导通或关断的第五栅极驱动电压,漏极连接输出端。
上述第一输入端输入电压范围为-3V至4V。
上述第二输入端输入电压范围为-3V至0V。
上述第一栅极驱动电压驱动第二PMOS管导通的电压取值为比第一输入端输入电压低一个PMOS管的阈值电压;驱动第二PMOS管关断的电压取值为大于等于第一输入电压。
上述第二栅极驱动电压驱动第一NMOS管导通的电压取值为比第一输入电压高一个NMOS的阈值电压;驱动第一NMOS管关断的电压取值为小于等于第一输入电压。
上述第三栅极驱动电压驱动第二NMOS管导通的电压取值为比第一输入电压高一个NMOS阈值;驱动第二NMOS管关断的电压取值为小于等于第一输入电压,且小于或等于输出电压。
上述第四栅极驱动电压驱动第三NMOS管导通的电压取值为比第二输入电压高一个NMOS阈值;驱动第三NMOS管关断的电压取值为小于等于第二输入电压。
上述第五栅极驱动电压驱动第四NMOS管导通的电压取值为比第二输入电压高一个NMOS阈值;驱动第四NMOS管关断的电压取值为小于等于第二输入电压,且小于等于输出电压。
一种上述电压切换电路的切换方法,其特点是,包含:
当第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、,第二NMOS管处于导通状态,第一输入端到输出端的通路打开;第三NMOS管关断、第四NMOS管导通,第二输入端到输出端的通路关断;输出端输出第一输入端的电压;
当第一PMOS管导通,第二PMOS管关断,第三PMOS管导通、第一NMOS管关断,第二NMOS管关断,第一输入端到输出端的通路关断;第三NMOS管、第四NMOS管处于导通状态,第二输入端到输出端的通路打开;输出端输出第二输入端的电压。
上述第二PMOS管的栅极接电压取值为比第一输入端输入电压低一个PMOS管阈值电压的第一栅极驱动电压时导通;
上述第一NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第二栅极驱动电压时导通;
上述第二NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第三栅极驱动电压时导通;
上述第三NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第四栅极驱动电压时导通;
上述第四NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第五栅极驱动电压时导通。
上述第二PMOS管接电压取值为大于等于第一输入电压的第一栅极驱动电压时关断;
上述第一NMOS管接电压取值为小于等于第一输入电压的第二栅极驱动电压时关断;
上述第二NMOS管接电压取值为小于等于第一输入电压、且小于或等于输出电压的第三栅极驱动电压时关断;
上述第三NMOS管接电压取值为小于等于第二输入电压的第四栅极驱动电压时关断;
上述第四NMOS管接电压取值为小于等于第二输入电压、且小于等于输出电压的第五栅极驱动电压时关断。
本发明电压切换电路及切换方法和现有技术相比,其优点在于,对现有的电压切换电路做了优化,增加了第三PMOS管,使输入端可输入负压,且使得输出端能保持正常输出输入端的电压,且无器件击穿问题。
附图说明
图1为现有技术电压切换电路原理图;
图2为本发明电压切换电路的原理图。
具体实施方式
以下结合附图,进一步说明本发明的具体实施例。
如图2所示,为本发明电压切换电路的一种实施例。该电路包含:并联的第一电路和第二电路。
第一电路包含:第一输入端IN1,第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2。
其中,第一PMOS管PM1源极连接第一输入端IN1,栅极接地GND,第二PMOS管PM2源极连接第一PMOS管PM1的漏极,栅极连接第一栅极驱动电压BSPB,第三PMOS管PM3源极连接第二PMOS管PM2的漏极,栅极接地GND,漏极连接输出端OUT。
第一NMOS管NM1源极连接第一输入端IN1,栅极连接第二栅极驱动电压BXN,第二NMOS管NM2源极连接第一NMOS管NM1漏极,栅极连接第三栅极驱动电压BSN,漏极连接输出端OUT。
第二电路包含:第二输入端IN2、第三NMOS管NM3、第四NMOS管NM4。
其中,第三NMOS管NM3源极连接第二输入端IN2,栅极连接第四栅极驱动电压BDN,第四NMOS管NM4源极连接第三NMOS管NM3漏极,栅极连接第五栅极驱动电压HVEN,漏极连接输出端OUT。
其中,第一输入端IN1输入电压范围为-3V至4V。
上述第二输入端IN2输入电压范围为-3V至0V。
上述第一栅极驱动电压BSPB驱动第二PMOS管PM2导通的电压取值为比第一输入端IN1输入电压低一个PMOS管的阈值电压,本实施例中一个PMOS管的阈值电压为是0.7V左右。
驱动第二PMOS管PM2关断的电压取值为大于等于第一输入电压。本实施例中第一栅极驱动电压BSPB取0V使第二PMOS管PM2导通,取4V使第二PMOS管PM2关断。
第二栅极驱动电压BXN驱动第一NMOS管NM1导通的电压取值为比第一输入电压高一个NMOS的阈值电压,本实施例中一个NMOS的阈值电压一般是0.7V左右。所以第二栅极驱动电压BXN取值可如下实施例:第一输入电压为-4V,第一NMOS管NM1导通电压取值最低是-3.3V;若第一输入电压0V,则第一NMOS管NM1导通电压取值最低是0.7V。本实施例中,第二栅极驱动电压BXN驱动第一NMOS管NM1导通的电压取1.2V。
而第二栅极驱动电压BXN驱动第一NMOS管NM1关断的电压取值为小于等于第一输入电压。
第三栅极驱动电压BSN驱动第二NMOS管NM2导通的电压取值为比第一输入电压高一个NMOS阈值,本实施例中一个NMOS的阈值电压一般是0.7V左右。本实施例中,第三栅极驱动电压BSN取1.2V使第二NMOS管NM2导通。
第三栅极驱动电压BSN驱动第二NMOS管NM2关断的电压取值为小于等于第一输入电压,且小于或等于输出电压。本实施例中,第三栅极驱动电压BSN取-3V使第二NMOS管NM2关断。
第四栅极驱动电压BDN驱动第三NMOS管NM3导通的电压取值为比第二输入电压高一个NMOS阈值,本实施例中一个NMOS的阈值电压一般是0.7V左右。本实施例中,第四栅极驱动电压BDN取1.2V驱动第三NMOS管NM3导通。
第四栅极驱动电压BDN驱动第三NMOS管NM3关断的电压取值为小于等于第二输入电压。本实施例中,第四栅极驱动电压BDN取-3V使第三NMOS管NM3关断。
第五栅极驱动电压HVEN驱动第四NMOS管NM4导通的电压取值为比第二输入电压高一个NMOS阈值;本实施例中一个NMOS的阈值电压一般是0.7V左右。本实施例中,第五栅极驱动电压HVEN取1.2V使第四NMOS管NM4导通。
第五栅极驱动电压HVEN驱动第四NMOS管NM4关断的电压取值为小于等于第二输入电压,且小于等于输出电压。
表2本发明电压切换电路的工作模式
如表2所示,为本发明电压切换电路的切换方法,其包含两种工作模式具体包含:
模式1:
第一PMOS管PM1栅极加0V、第二PMOS管PM2栅极加0V、第三PMOS管PM3的栅极加0V、第一NMOS管NM1栅极加1.2V、第二NMOS管NM2栅极加1.2V,此时第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第一NMOS管NM1、第二NMOS管NM2处于导通状态,第一输入端IN1到输出端OUT的通路打开。
第三NMOS管NM3栅极加-3V,第四NMOS管NM4栅极加1.2V,第三NMOS管NM3处于关断状态,第二输入端IN2到输出端OUT的通路关断。
此时第二输入端IN2外加电压为-3V~0V,第一输入端IN1外加电压范围为-3V~4V,第一输入端IN1外加电压传输到输出端OUT,因此输出输出端OUT电压为-3V~4V。
模式2:
第一PMOS管PM1栅极加0V,第二PMOS管PM2栅极加4V,第三PMOS管PM3栅极加0V,第一NMOS管NM1栅极加0V,第二NMOS管NM2栅极加-3V,此时第二PMOS管PM2和第二NMOS管NM2处于关断状态,第一输入端IN1到输出端OUT的通路关断。
第三NMOS管NM3的栅极加1.2V,第四NMOS管NM4的栅极加1.2V,处于导通状态,第二输入端IN2到输出端OUT的通路打开。
此时第二输入端IN2外加电压范围为-3V~0V,第一输入端IN1外加电压范围为-3V~4V,第二输入端IN2外加电压传输到OUT,因此输出端OUT电压为-3V~0V。
因为第三PMOS管PM3栅极为0V,漏极为-3V~0V,因此第三PMOS管PM3处于关断状态,输出端OUT的-3V电压不能传输到第二PMOS管PM2的漏极,第二PMOS管PM2栅极和漏极之间的压差不会过大,避免了第二PMOS管PM2电压击穿问题,并且第一输入端IN1和第二输入端IN2都可以输入负压。
具体的,上述第二PMOS管的栅极接电压取值为比第一输入端输入电压低一个PMOS管阈值电压的第一栅极驱动电压时导通。
上述第一NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第二栅极驱动电压时导通。
上述第二NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第三栅极驱动电压时导通。
上述第三NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第四栅极驱动电压时导通。
上述第四NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第五栅极驱动电压时导通。
上述第二PMOS管接电压取值为大于等于第一输入电压的第一栅极驱动电压时关断。
上述第一NMOS管接电压取值为小于等于第一输入电压的第二栅极驱动电压时关断。
上述第二NMOS管接电压取值为小于等于第一输入电压、且小于或等于输出电压的第三栅极驱动电压时关断。
上述第三NMOS管接电压取值为小于等于第二输入电压的第四栅极驱动电压时关断。
上述第四NMOS管接电压取值为小于等于第二输入电压、且小于等于输出电压的第五栅极驱动电压时关断。
本发明修改了第一输入端IN1到输出端OUT的支路,加入了第三PMOS管PM3,并且修改了模式2中NM1和NM2的栅极电压,可以支持输入IN1和IN2施加负压,且无器件击穿问题。
尽管本发明的内容已经通过上述优选实施例作了详细介绍,但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后,对于本发明的多种修改和替代都将是显而易见的。因此,本发明的保护范围应由所附的权利要求来限定。
Claims (9)
1.一种电压切换电路,其特征在于,该电路包含:并联的第一电路和第二电路;
所述第一电路包含:
第一输入端;
第一PMOS管,其源极连接第一输入端,栅极接地;
第二PMOS管,其源极连接第一PMOS管的漏极,栅极连接控制第二PMOS管导通或关断的第一栅极驱动电压;
第三PMOS管,其源极连接第二PMOS管得漏极,栅极接地,漏极连接输出端;
第一NMOS管,其源极连接第一输入端,栅极连接控制第一NMOS管导通或关断的第二栅极驱动电压;
第二NMOS管,其源极连接第一NMOS管漏极,栅极连接控制第二NMOS管导通或关断的第三栅极驱动电压,漏极连接输出端;
所述第二电路包含:
第二输入端;
第三NMOS管,其源极连接第二输入端,栅极连接控制第三NMOS管导通或关断的第四栅极驱动电压;
第四NMOS管,其源极连接第三NMOS管漏极,栅极连接控第四NMOS管导通或关断的第五栅极驱动电压,漏极连接输出端。
2.如权利要求1所述的电压切换电路,其特征在于,所述第一栅极驱动电压驱动第二PMOS管导通的电压取值为比第一输入端输入电压低一个PMOS管的阈值电压;驱动第二PMOS管关断的电压取值为大于等于第一输入电压。
3.如权利要求1所述的电压切换电路,其特征在于,所述第二栅极驱动电压驱动第一NMOS管导通的电压取值为比第一输入电压高一个NMOS的阈值电压;驱动第一NMOS管关断的电压取值为小于等于第一输入电压。
4.如权利要求1所述的电压切换电路,其特征在于,所述第三栅极驱动电压驱动第二NMOS管导通的电压取值为比第一输入电压高一个NMOS阈值;驱动第二NMOS管关断的电压取值为小于等于第一输入电压,且小于或等于输出电压。
5.如权利要求1所述的电压切换电路,其特征在于,所述第四栅极驱动电压驱动第三NMOS管导通的电压取值为比第二输入电压高一个NMOS阈值;驱动第三NMOS管关断的电压取值为小于等于第二输入电压。
6.如权利要求1所述的电压切换电路,其特征在于,所述第五栅极驱动电压驱动第四NMOS管导通的电压取值为比第二输入电压高一个NMOS阈值;驱动第四NMOS管关断的电压取值为小于等于第二输入电压,且小于等于输出电压。
7.一种如权利要求1至6中任意一项权利要求所述电压切换电路的切换方法,其特征在于,包含:
当第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管处于导通状态,第一输入端到输出端的通路打开;第三NMOS管关断、第四NMOS管导通,第二输入端到输出端的通路关断;输出端输出第一输入端的电压;
当第一PMOS管导通,第二PMOS管关断,第三PMOS管导通、第一NMOS管关断,第二NMOS管关断,第一输入端到输出端的通路关断;第三NMOS管、第四NMOS管处于导通状态,第二输入端到输出端的通路打开;输出端输出第二输入端的电压。
8.如权利要求7所述的切换方法,其特征在于,所述第二PMOS管的栅极接电压取值为比第一输入端输入电压低一个PMOS管阈值电压的第一栅极驱动电压时导通;
所述第一NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第二栅极驱动电压时导通;
所述第二NMOS管的栅极接电压取值为比第一输入电压高一个NMOS阈值电压的第三栅极驱动电压时导通;
所述第三NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第四栅极驱动电压时导通;
所述第四NMOS管的栅极接电压取值为比第二输入电压高一个NMOS阈值的第五栅极驱动电压时导通。
9.如权利要求7所述的切换方法,其特征在于,所述第二PMOS管接电压取值为大于等于第一输入电压的第一栅极驱动电压时关断;
所述第一NMOS管接电压取值为小于等于第一输入电压的第二栅极驱动电压时关断;
所述第二NMOS管接电压取值为小于等于第一输入电压、且小于或等于输出电压的第三栅极驱动电压时关断;
所述第三NMOS管接电压取值为小于等于第二输入电压的第四栅极驱动电压时关断;
所述第四NMOS管接电压取值为小于等于第二输入电压、且小于等于输出电压的第五栅极驱动电压时关断。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811626521.2A CN109787599B (zh) | 2018-12-28 | 2018-12-28 | 电压切换电路及切换方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811626521.2A CN109787599B (zh) | 2018-12-28 | 2018-12-28 | 电压切换电路及切换方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109787599A CN109787599A (zh) | 2019-05-21 |
CN109787599B true CN109787599B (zh) | 2023-02-03 |
Family
ID=66498790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811626521.2A Active CN109787599B (zh) | 2018-12-28 | 2018-12-28 | 电压切换电路及切换方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109787599B (zh) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015649A (ko) * | 2002-08-13 | 2004-02-19 | 삼성전자주식회사 | 반도체 장치의 입력버퍼 |
JP2004274611A (ja) * | 2003-03-11 | 2004-09-30 | New Japan Radio Co Ltd | 多入力cmosゲート回路 |
CN102761325A (zh) * | 2011-04-27 | 2012-10-31 | 中国科学院电子学研究所 | 一种具有确定输出状态的选择器电路 |
CN103391080A (zh) * | 2013-07-08 | 2013-11-13 | 辉芒微电子(深圳)有限公司 | 一种cmos开关电路 |
CN104485131A (zh) * | 2014-12-30 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 电压产生电路和存储器 |
CN104935317A (zh) * | 2015-02-04 | 2015-09-23 | 广东工业大学 | 一种实现低插损低谐波的cmos soi射频开关结构 |
CN105119591A (zh) * | 2015-09-11 | 2015-12-02 | 天津大学 | 用于阵列探测器的cmos单刀多掷开关 |
CN106027009A (zh) * | 2016-05-10 | 2016-10-12 | 天津大学 | 低速采样保持电路低温度敏感性低漏电模拟开关 |
US9564897B1 (en) * | 2015-10-06 | 2017-02-07 | Samsung Electronics Co., Ltd | Apparatus for low power high speed integrated clock gating cell |
CN108282153A (zh) * | 2017-12-15 | 2018-07-13 | 普冉半导体(上海)有限公司 | 一种低电压双边放大的灵敏放大器电路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1811653A1 (en) * | 2006-01-20 | 2007-07-25 | Stmicroelectronics SA | Amplifier input switch configuration with improved PSRR |
EP2464007A1 (en) * | 2010-12-13 | 2012-06-13 | Nxp B.V. | Control-voltage of pass-gate follows signal |
KR101863973B1 (ko) * | 2013-07-08 | 2018-06-04 | 매그나칩 반도체 유한회사 | 씨모스 아날로그 스위치 회로 |
US9659933B2 (en) * | 2015-04-27 | 2017-05-23 | Stmicroelectronics International N.V. | Body bias multiplexer for stress-free transmission of positive and negative supplies |
-
2018
- 2018-12-28 CN CN201811626521.2A patent/CN109787599B/zh active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015649A (ko) * | 2002-08-13 | 2004-02-19 | 삼성전자주식회사 | 반도체 장치의 입력버퍼 |
JP2004274611A (ja) * | 2003-03-11 | 2004-09-30 | New Japan Radio Co Ltd | 多入力cmosゲート回路 |
CN102761325A (zh) * | 2011-04-27 | 2012-10-31 | 中国科学院电子学研究所 | 一种具有确定输出状态的选择器电路 |
CN103391080A (zh) * | 2013-07-08 | 2013-11-13 | 辉芒微电子(深圳)有限公司 | 一种cmos开关电路 |
CN104485131A (zh) * | 2014-12-30 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 电压产生电路和存储器 |
CN104935317A (zh) * | 2015-02-04 | 2015-09-23 | 广东工业大学 | 一种实现低插损低谐波的cmos soi射频开关结构 |
CN105119591A (zh) * | 2015-09-11 | 2015-12-02 | 天津大学 | 用于阵列探测器的cmos单刀多掷开关 |
US9564897B1 (en) * | 2015-10-06 | 2017-02-07 | Samsung Electronics Co., Ltd | Apparatus for low power high speed integrated clock gating cell |
CN106027009A (zh) * | 2016-05-10 | 2016-10-12 | 天津大学 | 低速采样保持电路低温度敏感性低漏电模拟开关 |
CN108282153A (zh) * | 2017-12-15 | 2018-07-13 | 普冉半导体(上海)有限公司 | 一种低电压双边放大的灵敏放大器电路 |
Non-Patent Citations (4)
Title |
---|
A Biological-Realtime Neuromorphic System in 28 nm CMOS Using Low-Leakage Switched Capacitor Circuits;Mayr, C.1 等;《IEEE Transactions on Biomedical Circuits and Systems》;20160228;第10卷(第1期);243-254 * |
Hybridization of CMOS With CNT-Based Nano-Electromechanical Switch for Low Leakage and Robust Circuit Design;Rajat Subhra Chakraborty 等;《IEEE Transactions on Circuits & Systems. Part I: Regular Papers》;20071112;第54卷(第11期);2480-2488 * |
基于标准CMOS工艺的单电感多路输出DC-DC升压变换器的设计与研究;周逸阳;《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》;20180615(第6(2018年)期);C042-287 * |
高线性宽带非对称SPDT射频开关设计;耿红亮;《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》;20170815(第8(2017年)期);C042-209 * |
Also Published As
Publication number | Publication date |
---|---|
CN109787599A (zh) | 2019-05-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10305474B2 (en) | High voltage output driver with low voltage devices | |
US7969191B2 (en) | Low-swing CMOS input circuit | |
JPH07183786A (ja) | 多段電圧に適合可能な双方向バッファ | |
CN106656148B (zh) | 一种防止电流倒灌的双向io电路 | |
US6043681A (en) | CMOS I/O circuit with high-voltage input tolerance | |
US11418189B2 (en) | High voltage output circuit with low voltage devices using data dependent dynamic biasing | |
CN108604898A (zh) | 实施缓冲晶体管的动态栅极偏置的输入/输出(i/o)驱动器 | |
CN104137418B (zh) | 开关电路 | |
CN101753129B (zh) | 可承受高电压的输出缓冲器 | |
US10186958B2 (en) | Input-output circuits | |
CN105577165B (zh) | 一种io接口电平转换电路及io接口电平转换方法 | |
EP2317651B1 (en) | Bias voltage generation to protect input/output (IO) circuits during a failsafe operation and a tolerant operation | |
CN109787599B (zh) | 电压切换电路及切换方法 | |
CN102045055B (zh) | 可在保险条件和容限条件下工作的浮阱电路 | |
US10230356B2 (en) | High-side output transistor circuit | |
CN103098375A (zh) | 控制开关 | |
US7584370B2 (en) | Circuits, switch assemblies, and methods for power management in an interface that maintains respective voltage differences between terminals of semiconductor devices in open and close switch states and over a range of voltages | |
CN210137309U (zh) | 一种P型VDMOS的high-side高速驱动电路 | |
WO2020100681A1 (ja) | レベルシフト回路、及び電子機器 | |
CN107306129A (zh) | 集成电路的输出级电路 | |
CN108155901B (zh) | 一种抗参数漂移反相器 | |
CN110677017B (zh) | 一种低EMI常通型SiCJFET的驱动电路 | |
US20240039537A1 (en) | High-voltage fault protection circuit | |
EP4170904A1 (en) | Scalable eos and aging tolerant level shifter for a high voltage design for thin gate technology | |
CN117081571A (zh) | 一种热插拔io口保护电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information | ||
CB02 | Change of applicant information |
Address after: Room 504, 560 Shengxia Road, Pudong New Area, Shanghai 200000 Applicant after: Praran semiconductor (Shanghai) Co.,Ltd. Address before: Room 503-504, 560 Midsummer Road, China (Shanghai) Free Trade Pilot Area, Pudong New Area, Shanghai 201210 Applicant before: PUYA SEMICONDUCTOR (SHANGHAI) Co.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |