CN104935317A - 一种实现低插损低谐波的cmos soi射频开关结构 - Google Patents

Abstract

本发明涉及射频开关领域，尤其涉及一种实现低插损低谐波的CMOS SOI射频开关结构，包括若干电阻、若干BC nMOS开关管和若干FB pMOS偏置管，将BC nMOS开关管的体区连接到“二极管连接”的FB pMOS偏置管阳极，将BC nMOS开关管的栅极连接到“二极管连接”的FB pMOS偏置管的阴极。本发明所提供的技术方案能够让射频开关同时获得低的插入损耗和低的二次三次谐波；另一方面，随着开关掷数的增加，本发明可以有效简化射频开关内部连线与结点接触、降低寄生耦合效应以及节省芯片面积。

Description

一种实现低插损低谐波的CMOS SOI射频开关结构

技术领域

本发明涉及射频开关领域，尤其涉及一种实现低插损低谐波的CMOS SOI射频开关结构。

背景技术

现代无线移动终端设备如智能手机、平板电脑等无线通信设备都集成了使用不同频带（GSM/EDGE,TD-SCDMA/WCDMA, FDD/TD-LTE）的多项无线通信服务。同时，这些移动终端设备不仅需要在多模多频的蜂窝式频带中工作，而且还提供了 WiFi、WiMAX、GPS、蓝牙、RFID 和其他非蜂窝式通信服务。射频开关能够实现对多模和多频带功率放大器的使用，从而降低设计的复杂性并减少成本和功耗，而WiFi 、蓝牙等模块同样需要依靠射频开关在传输和接收信号之间切换。此外，为了提高敏感性和避免串音，多天线设计越来越流行。这些原因使得射频开关在无线移动终端设备的射频前端设计中扮演越来越重要的角色。

GaAs pHEMT开关因为具备低直流功耗、低插入损耗高隔离度和良好的功率承受能力的特性使其在射频开关设计中占统治地位。然而通过采用高电阻率的衬底材料，SOI可以实现和GaAs 工艺可以比拟的射频性能。另外，随着基频 CMOS 芯片的应用越来越广泛和静态总功耗持续降低，以及在单块芯片上集成射频前端电路的趋势，使得SOI MOSFET开关在低控制电压、高掷数开关应用和高集成度芯片设计中占据一定的优势。

对于部分耗尽型的SOI技术，含有浮体场效应管(FB FET)和体接触场效应管(BC FET)两种MOS管。FB FET的体区是悬浮的，无法直接进行偏置，称之为浮体技术。而BC FET的体区的电位是可以控制的，可以将其直接偏置到一个特定电位上。

图1为现有技术中使用SOI FB nMOS的发射和接收单刀双掷射频开关结构图。发射信号TX连接到发射通路FB nMOS开关管104的漏极，发射通路FB nMOS开关管104的源极连接到天线ANT，同时连接到接收通路FB nMOS开关管124的漏极，接收通路FB nMOS开关管124的源极连接到接收信号RX。电阻106一端连接到发射通路FB nMOS开关管104的漏极，另一端连接到发射通路FB nMOS开关管104的源极。电阻126一端连接到接收通路FB nMOS开关管124的漏极，另一端连接到接收通路FB nMOS开关管124的源极。发射通路FB nMOS开关管104的栅极通过电阻102连接到控制信号VG1，接收通路FB nMOS开关管124的栅极通过电阻112连接到控制信号VG2。VG1与VG2在同一时刻保持其中之一为高电平VH(通常为2.0至2.5V)，另外一个为低电平VL（通常为-2.5至-2.0V）。当VG1为高电平VH，VG2为低电平VL时，发射通路FB nMOS开关管104导通，接收通路FB nMOS开关管124截止；当VG1为低电平VL，VG2为高电平VH时，发射通路FB nMOS开关管104截止，接收通路FB nMOS开关管124导通。使用FB MOSFET的开关能够获得较低的插入损耗，原因在于FB MOSFET器件具有非常大的等效体电阻。因此，FB MOSFET被认为是首选的射频开关管。对于低掷数的开关设计来说这是正确的。但是，由图2的SOInMOS管横截面结构图我们可以发现，FB MOS管的主要问题在于，由于体区204的不可接入，其作为开关管将导致在大信号输入情况下，开关的线性和谐波特性无法满足开关指标要求。当开关管导通时，FB MOS管的体区204的电位将紧随源极206的电位，这里不会存在问题。然而当开关管截止以及大功率输入时，在堆叠的管子上会存在大信号不平衡分配的问题，体区204电位的不可控会引起大信号在周期内的部分时间内源-体二极管202和漏-体二极管222的正向导通，从而导致大信号波形的失真。特别地，随着开关掷数的增加，使用FB MOS作为开关管将大大恶化信号的二阶三阶谐波特性。

图3为现有技术中使用SOI BC nMOS的发射和接收单刀双掷射频开关结构图。发射信号TX连接到发射通路BC nMOS开关管304的漏极，发射通路BC nMOS开关管304的源极连接到天线ANT，同时连接到接收通路BC nMOS开关管324的漏极，接收通路BC nMOS开关管324的源极连接到接收信号RX。电阻306一端连接到发射通路BC nMOS开关管304的漏极，另一端连接到发射通路BC nMOS开关管304的源极。电阻326一端连接到接收通路BC nMOS开关管324的漏极，另一端连接到接收通路BC nMOS开关管324的源极。发射通路BC nMOS开关管304的栅极通过电阻302连接到控制信号VG1，接收通路BC nMOS开关管324的栅极通过电阻322连接到控制信号VG2。发射通路BC nMOS开关管304的体区通过电阻308连接到控制信号VB1,接收通路BC nMOS开关管324的体区通过电阻328连接到控制信号VB2。VG1与VG2在同一时刻保持其中之一为高电平VH(通常为2.0至2.5V)，另外一个为低电平VL（通常为-2.5至-2.0V）。为了获得良好的谐波特性，对于体区的偏置，通常的做法是，VB1与VB2在同一时刻保持其中之一为高电平VBH(通常为0V)，另外一个为低电平VBL（通常为-2.5至-2.0V）。当VG1为高电平VH，VB1为高电平VBH，VG2为低电平VL，VB2为低电平VBL时，发射通路BC nMOS开关管304导通，接收通路BC nMOS开关管324截止；而当开关关闭时，VG1为低电平VL，VB1为低电平VBL，VG2为高电平VH，VB2为高电平VBH，发射通路BC nMOS开关管304截止，接收通路BC nMOS开关管324导通。如图2所示，在开关管导通态下对体区204进行0V偏置，在截止态下对体区204进行负偏置，这种偏置方法可以避免大功率输入时，截止端开关管源-体二极管202和漏-体二极管222的正向导通，从而减小功率的损耗，波形的谐波特性将大大改善。但是，这种技术方案的主要缺点在于，在体区204上放置一个大电阻和外加偏置电压，对射频信号可看作增加了一条到地的泄露路径，本质上相当于降低了体电阻，使得应用该种技术方案的BC nMOS开关的插入损耗较大。另一方面，随着开关掷数的增加，这种技术方案的缺点会显露得更多。由于对每一BC nMOS管都需要额外的大电阻和额外的体区偏置，这将导致更多的连线与接触，更复杂的逻辑控制，也会稍微增加开关芯片的面积，引入更严重的寄生效应以及更大的插入损耗。

发明内容

本发明的目的在于提出一种可降低插入损耗和二阶三阶谐波，使用晶体管SOI BC nMOS的射频开关结构——“体区电压自适应偏置”结构，该结构将BC nMOS开关管的体区连接到“二极管连接”的FB pMOS管的阳极，将BC nMOS开关管的栅极连接到“二极管连接”的FB pMOS管的阴极，避免了在体区增加额外的大电阻和额外的偏置电压。该技术方案使开关可以同时获得较低的插入损耗和较低的二次三次谐波性能；另一方面，在开关的掷数较高的情况下，本发明还可以简化射频开关的连线与结点接触、降低寄生效应以及节省芯片面积。

为达此目的，本发明采用以下技术方案：

一种实现低插损低谐波的CMOS SOI射频开关结构，包括发射通路BC nMOS开关管、接收通路BC nMOS开关管、第一类偏置电阻602、606、622、626和第一类FB pMOS偏置管608、628，所述第一类偏置电阻包括第一偏置电阻、第二偏置电阻、第三偏置电阻和第四偏置电阻，所述FB pMOS偏置管包括第一偏置管和第二偏置管；

所述发射通路BC nMOS开关管设有的漏极与发射信号TX连接，所述发射通路BC nMOS开关管设有的源极连接到天线ANT，同时连接到接收通路BC nMOS开关管设有的漏极，所述接收通路BC nMOS开关管设有的源极连接到接收信号RX；所述第二偏置电阻一端连接到所述发射通路BC nMOS开关管的漏极，另一端连接到所述发射通路BC nMOS开关管的源极，所述第四偏置电阻一端连接到所述接收通路BC nMOS开关管的漏极，另一端连接到所述接收通路BC nMOS开关管的源极，所述发射通路BC nMOS开关管设有的栅极通过所述第一偏置电阻连接到控制信号VG1；所述接收通路BC nMOS开关管设有的栅极通过第三偏置电阻连接到控制信号VG2，所述第一偏置管的漏极与自身的栅极相连后接到所述发射通路BC nMOS开关管的栅极，所述第一偏置管的源极连接到发射通路BC nMOS开关管的体区，所述第二偏置管的漏极与自身的栅极相连后接到接收通路BC nMOS开关管的栅极，所述第二偏置管的源极连接到所述接收通路BC nMOS开关管的体区。

所述CMOS SOI射频开关结构设有偏置结构，所述偏置结构包括独立BC nMOS开关管404、第二类偏置电阻402、406和第二类FB pMOS偏置管408，所述第二类偏置电阻包括第五偏置电阻和第六偏置电阻；

所述第二类FB pMOS偏置管设有的漏极与自身栅极相连后连接到所述独立BC nMOS开关管404设有的栅极，所述第二类FB pMOS偏置管设有的源极连接到所述独立BC nMOS开关管的体区，所属独立BC nMOS开关管的栅极通过第五偏置电阻连接到控制信号Vbias，所述第六偏置电阻一端连接到所述独立BC nMOS开关管的漏极，另一端连接到所述独立BC nMOS开关管的源极。

所述发射通路BC nMOS开关管和接收通路BC nMOS开关管至少一个设有的源极和漏极可以互换。

所述发射通路BC nMOS开关管和接收通路BC nMOS开关管叠层串联大于1个。

本发明根据上述内容，对比图1现有的技术方案，在低频时两者可以获得相近的插入损耗，但在高频时本发明可以获得比图1现有的技术方案更低的插入损耗。另外本发明可以有效避免开关管源-体和漏-体二极管的正向导通，能获得更低的谐波性能。

本发明对比图3现有的技术方案，可以达到相似的直流偏置效果，但本发明并不需要在体区放置额外的大电阻和偏置电压，防止了增加一条到地的射频泄露路径，因此本发明可以使开关插入损耗减小0.1dB~0.15dB。另外本发明避免了在高开关掷数情况下的一系列复杂的连线、接触与逻辑控制，简化了开关的设计，且有效减小了开关芯片的面积与寄生效应。

附图说明

图1为现有技术中使用SOI FB nMOS管的发射和接收单刀双掷射频开关结构图；

图2为SOI nMOS简化的横截面结构图；

图3为现有技术中使用SOI BC nMOS的发射和接收单刀双掷射频开关结构图；

图4为本发明中一个实施例的电路示意图；

图5为应用了本发明中一个实施例的开关管的直流栅极电压和体区电压特性图。

图6为采用本发明中一个实施例的单刀双掷射频开关示意图；

图7为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的插入损耗对比图；

图8为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的隔离度对比图；

图9为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的二次谐波对比图；

图10为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的三次谐波对比图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。

如图4所示，一种实现低插损低谐波的CMOS SOI射频开关结构，包括发射通路BC nMOS开关管604、接收通路BC nMOS开关管624，偏置电阻602、606、622、626和FB pMOS偏置管608、628。上述元器件的连接关系如下：发射信号TX连接到发射通路BC nMOS开关管604的漏极，发射通路BC nMOS开关管604的源极连接到天线ANT，同时连接到接收通路BC nMOS开关管624的漏极，接收通路BC nMOS开关管624的源极连接到接收信号RX，电阻606一端连接到发射通路BC nMOS开关管604的漏极，另一端连接到发射通路BC nMOS开关管604的源极，电阻626一端连接到接收通路BC nMOS开关管624的漏极，另一端连接到接收通路BC nMOS开关管624的源极，发射通路BC nMOS开关管604的栅极通过电阻602连接到控制信号VG1,接收通路BC nMOS开关管624的栅极通过电阻622连接到控制信号VG2，FB pMOS偏置管608的漏极与栅极相连后接到发射通路BC nMOS开关管604的栅极，FB pMOS偏置管608的源极连接到发射通路BC nMOS开关管604的体区，FB pMOS偏置管628的漏极与栅极相连后接到接收通路BC nMOS开关管624的栅极，FB pMOS偏置管628的源极连接到接收通路BC nMOS开关管624的体区。

实现上述的CMOS SOI射频开关的偏置结构，所述偏置结构包括BC nMOS开关管404、偏置电阻402、406和FB pMOS偏置管408。上述元器件的连接关系如下：FB pMOS偏置管408的漏极与栅极相连后连接到BC nMOS开关管404的栅极，FB pMOS偏置管408的源极连接到BC nMOS开关管404的体区，BC nMOS开关管404的栅极通过电阻402连接到控制信号Vbias，电阻406一端连接到BC nMOS开关管404的漏极，另一端连接到BC nMOS开关管404的源极。

具体实施例

如图6所示，应用了本发明所述技术接受单刀双掷射频开关，其结构为：发射通路BC nMOS开关管604、接收通路BC nMOS开关管624，偏置电阻602、606、622、626和FB pMOS偏置管608、628。上述元器件的连接关系如下：发射信号TX连接到发射通路BC nMOS开关管604的漏极，发射通路BC nMOS开关管604的源极连接到天线ANT，同时连接到接收通路BC nMOS开关管624的漏极，接收通路BC nMOS开关管624的源极连接到接收信号RX。电阻606一端连接到发射通路BC nMOS开关管604的漏极，另一端连接到发射通路BC nMOS开关管604的源极。电阻626一端连接到接收通路BC nMOS开关管624的漏极，另一端连接到接收通路BC nMOS开关624的源极。发射通路BC nMOS开关管604的栅极通过电阻602连接到控制信号VG1,接收通路BC nMOS开关管624的栅极通过电阻622连接到控制信号VG2。FB pMOS偏置管608的漏极与栅极相连后接到发射通路BC nMOS开关管604的栅极，FB pMOS偏置管608的源极连接到发射通路BC nMOS开关管604的体区。FB pMOS偏置管628的漏极与栅极相连后接到接收通路BC nMOS开关管624的栅极，FB pMOS偏置管628的源极连接到接收通路BC nMOS开关管624的体区。VG1与VG2在同一时刻保持其中之一为高电平VH(通常为2.0至2.5V)，另外一个为低电平VL（通常为-2.5至-2.0V）。当VG1为高电平VH，VG2为低电平VL时，发射通路BC nMOS开关管604导通，接收通路BC nMOS开关管624截止；而当VG1为低电平VL，VG2为高电平VH时，发射通路BC nMOS开关管604截止，接收通路BC nMOS开关管624导通。

需要说明的是，在CMOSSOI工艺中，一般情况下MOSFET的源极和漏极是可以互换的，因此在本发明的描述中，所有MOSFET的源极和漏极也是可以互换的。

本发明中所提及的直流偏置电压VH、VL的值，偏置电阻的元件值，以及BC nMOS开关管和FB pMOS偏置管的尺寸值，需要根据射频开关的具体情况来设计，这对于本领域技术人员来讲是易于理解的。

另外，根据射频开关所需要承受的射频功率的大小，除了调整单个开关管的尺寸外，还需要采用叠层串联多个nMOS管的方法，具体需要叠层多少个，同样需要根据具体应用中所需要承受的射频功率来决定。这对于本领域技术人员来讲同样是易于理解的。

本发明提出的技术方案，可以很容易扩展到单刀多掷开关的应用（如单刀八掷开关、单刀十四掷开关等）和多刀多掷开关的应用（如双刀双掷开关，四刀十掷开关等）。

以下为应用了本发明的技术方案与现有技术方案图1和图3的典型单刀八掷射频开关实例的射频性能的对比，包括插入损耗、隔离度、二次谐波、三次谐波，需要特别说明的是，以下射频开关性能的对比，是在栅极直流偏置电压、所有偏置电阻、开关管的尺寸、开关管叠层串联的个数均相等的情况下得出。这对于本领域技术人员来讲同样是易于理解的。

图7为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的插入损耗对比图。该曲线图包括应用了图1现有技术方案的开关插入损耗曲线701、应用了图3现有技术方案的开关插入损耗曲线703、以及应用了本发明的技术方案的开关插入损耗曲线707。可以看出，曲线707具有最低的插入损耗，频率在1GHz以下时701与707具有几乎一样的插入损耗，但随着频率往上增加，707的插入损耗下降的最慢，在3GHz时，707的插入损耗比701小0.5dB。另一方面，曲线703的插入损耗最大，在3GHz时，707的插入损耗比703小1.3dB。

图8为采用本发明中一个实施例的单刀八掷射频开关与图1和图3描述的现有技术中的开关的隔离度对比图。该曲线图包括应用了图1现有技术方案的开关隔离度曲线801、应用了图3现有技术方案的开关隔离度曲线803、以及应用了本发明的技术方案的开关隔离度曲线807。可以看出，曲线807与曲线803具有几乎无差别的隔离度性能，而曲线801隔离度性能最差。在3GHz时，807的隔离度几乎等于803，807的隔离度比801高2.5dB。

图9为一具体实例单刀八掷射频开关在900MHz时应用本发明的第一种技术方案和现有的图1和图3开关技术方案的二次谐波的对比。该曲线图包括应用了图1现有技术方案的开关二次谐波曲线901、应用了图3现有技术方案的开关二次谐波曲线903、以及应用了本发明的技术方案的开关二次谐波曲线907。可以看出，曲线907具有最低的二次谐波，曲线903次之，曲线901的二次谐波性能最差。在Pin=26dBm时，907的二次谐波比903低约5dBm，比901低约12dBm。

图10为一具体实例单刀八掷射频开关在900MHz时应用本发明的第一种技术方案和现有的图1和图3开关技术方案的三次谐波的对比。该曲线图包括应用了图1现有技术方案的开关三次谐波曲线1001、应用了图3现有技术方案的开关三次谐波曲线1003、以及应用了本发明的技术方案的开关三次谐波曲线1007。可以看出，曲线1007具有略低于曲线1003的三次谐波性能，但差距并不明显，而曲线1001的三次谐波性能最差。在Pin=26dBm时，1007的三次谐波只是比1003高一点（1.5dBm），但却比1001低约25dBm。

本发明提出的技术方案，可以应用于天线开关、分路频带开关等的设计当中，可以用于在智能移动设备终端中集成各种不同通信标准（如GSM、WCDMA、CDMA2000、TD-SCDMA和LET等），以及集成更多的无线服务如WiFi、蓝牙和GPS等。

以上结合具体实施例描述了本发明的技术原理。这些描述只是为了解释本发明的原理，而不能以任何方式解释为对本发明保护范围的限制。基于此处的解释，本领域的技术人员不需要付出创造性的劳动即可联想到本发明的其它具体实施方式，这些方式都将落入本发明的保护范围之内。

Claims (4)

1.一种实现低插损低谐波的CMOS SOI射频开关结构，其特征在于，包括发射通路BC nMOS开关管、接收通路BC nMOS开关管、第一类偏置电阻和第一类FB pMOS偏置管，所述第一类偏置电阻包括第一偏置电阻、第二偏置电阻、第三偏置电阻和第四偏置电阻，所述FB pMOS偏置管包括第一偏置管和第二偏置管；

所述发射通路BC nMOS开关管设有的漏极与发射信号TX连接，所述发射通路BC nMOS开关管设有的源极连接到天线ANT，同时连接到接收通路BC nMOS开关管设有的漏极，所述接收通路BC nMOS开关管设有的源极连接到接收信号RX；所述第二偏置电阻一端连接到所述发射通路BC nMOS开关管的漏极，另一端连接到所述发射通路BC nMOS开关管的源极，所述第四偏置电阻一端连接到所述接收通路BC nMOS开关管的漏极，另一端连接到所述接收通路BC nMOS开关管的源极，所述发射通路BC nMOS开关管设有的栅极通过所述第一偏置电阻连接到控制信号VG1；所述接收通路BC nMOS开关管设有的栅极通过第三偏置电阻连接到控制信号VG2，所述第一偏置管的漏极与自身的栅极相连后接到所述发射通路BC nMOS开关管的栅极，所述第一偏置管的源极连接到发射通路BC nMOS开关管的体区，所述第二偏置管的漏极与自身的栅极相连后接到接收通路BC nMOS开关管的栅极，所述第二偏置管的源极连接到所述接收通路BC nMOS开关管的体区。

2.根据权利要求1所述的一种实现低插损低谐波的CMOS SOI射频开关结构，其特征在于，所述CMOS SOI射频开关结构设有偏置结构，所述偏置结构包括独立BC nMOS开关管、第二类偏置电阻和第二类FB pMOS偏置管，所述第二类偏置电阻包括第五偏置电阻和第六偏置电阻；

所述第二类FB pMOS偏置管设有的漏极与自身栅极相连后连接到所述独立BC nMOS开关管404设有的栅极，所述第二类FB pMOS偏置管设有的源极连接到所述独立BC nMOS开关管的体区，所属独立BC nMOS开关管的栅极通过第五偏置电阻连接到控制信号Vbias，所述第六偏置电阻一端连接到所述独立BC nMOS开关管的漏极，另一端连接到所述独立BC nMOS开关管的源极。

3.根据权利要求1或2所述的一种实现低插损低谐波的CMOS SOI射频开关结构，其特征在于，所述发射通路BC nMOS开关管和接收通路BC nMOS开关管至少一个设有的源极和漏极可以互换。

4.根据权利要求1或2所述的一种实现低插损低谐波的CMOS SOI射频开关结构，其特征在于，所述发射通路BC nMOS开关管和接收通路BC nMOS开关管叠层串联大于1个。