CN106027009A - 低速采样保持电路低温度敏感性低漏电模拟开关 - Google Patents

低速采样保持电路低温度敏感性低漏电模拟开关 Download PDF

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徐江涛
史晓琳
聂凯明
高静
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Abstract

本发明涉及模拟集成电路设计领域，为使S/H电路能够更好的实现采样与保持功能，提高其采样精确程度，减少模拟开关中由MOS管中PN结反偏漏电流，进而扩大S/H电路的应用范围。本发明采用的技术方案是，低速采样保持电路低温度敏感性低漏电模拟开关，由NMOS管N1～N2，PMOS管P1～P3,自举开关和运算放大器组成，NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk‑上，漏极与NMOS管N1的源极连接,并设此端点为电势为Vx。本发明主要应用于模拟集成电路设计制造。

Description

低速采样保持电路低温度敏感性低漏电模拟开关
技术领域
本发明涉及模拟集成电路设计领域，特别涉及一种能够实现低速采样保持电路的低漏电模拟开关。
背景技术
采样保持(Sample-and-hold，S/H)电路对于模拟信号处理是一个重要的功能块。一个典型的S/H电路包含一个作为模拟开关使用的MOSFET和一个采样电容，如图1所示。模拟开关并不是理想的，由于该开关具有几条漏电路径，导致采样电容中保持的电压可能会上升或下降。在一个关断状态的模拟开关中，漏电流包括PN结反向偏置电流，亚阈值漏电流和栅极漏电流。泄漏电流的大小和相对贡献强烈依赖于制造过程。在非常低的采样率(大约1～1kHz)，如超低功耗的温度传感器和生物传感器，开关的漏电影响是十分显著的。这种长的时钟周期会引起比kT/c热噪声还要严重的电压误差，并且当操作温度十分高时，这种现象将更加严重。鉴于低速S/H电路的应用范围，本专利着重于在深亚微米工艺下减少泄漏电流。
传统解决该问题的方法是使用一个更大的采样电容，但是更大的电容需要前级电路更强的驱动，这将导致更多的电源电流需求。同时大的采样电容也会严重的增加硅片面积。或通过图2所示的方式，MOS管的源漏两端通过一个单位增益缓冲器相连，将源漏两端的压降钳位至0，以减少亚阈值导通产生的电荷泄漏。并且对接的两种MOS管中的PN节反偏电流可以相互抵消，进而减少PN节反偏电流产生的电荷泄漏。
这种方法抵消电流的有效性受PMOS管与NMOS管的匹配度的限制，当温度较低时，对接的两种MOS管的PN结反偏电流差别较小，可以较好的进行抵消，对漏电的抑制效果较为明显。当温度上升至150℃时，对接的两种MOS管的PN结反偏电流差别增大，抵消效果变差，对漏电流的抑制效果减弱。在本发明中，受自举开关技术的启发，使用PMOS管与自举开关作为模拟电路开关，进而减小MOS开关的PN节反偏漏电流。
发明内容
为克服现有技术的不足，本发明旨在使S/H电路能够更好的实现采样与保持功能，提高其采样精确程度，减少模拟开关中由MOS管中PN结反偏漏电流，进而扩大S/H电路的应用范围。本发明采用的技术方案是，低速采样保持电路低温度敏感性低漏电模拟开关，由NMOS管N1～N2，PMOS管P1～P3,自举开关和运算放大器组成，NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接,并设此端点为电势为Vx；NMOS管N2的漏极与NMOS管N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P2的源极与NMOS管N3的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N2的源极连接；PMOS管P3的源极与P1的漏极相连，衬底与自身的漏极相连；自举开关的一端与P3的栅极相连，另一端与P3的漏极相连，自举开关受时钟clk+控制；运算放大器的正输入端与开关电路的输出端相连，运算放大器的负输入端与运算放大器的输出端相连，运算放大器的输出端与NMOS管N2的源极相连。
NMOS管N1与PMOS管P1组成传输门TG1，NMOS管N2与PMOS管P2组成传输门TG2，在输出端连接采样电容Cs，与开关组成采样保持电路，采样电容Cs一端与开关电路的输出端相连，另一端与地线相连。
本发明的特点及有益效果是：
本发明所提出的应用于低速采样保持电路的低温度敏感性的低电荷泄漏模拟开关有效的减小了开关的温度敏感性，即随着温度的升高，PN结反偏电流的数量级增加较之传统开关有效减小。在20℃下，所提出开关的泄漏电流的数量级较可达到10-19A；即使当操作温度升高到150℃，泄漏电流的数量级为10-16A，较之现有技术仍小103数量级。
由于本发明所提出开关具有低温度敏感性的特点，应用此开关的S/H电路能够在高温环境下更好的实现采样与保持功能，能够大幅提高其采样精确程度，进而扩大S/H电路的应用范围。
附图说明：
图1是传统的模拟开关采样保持电路。
图2是现有技术使用的低漏电模拟开关的低速采样保持电路的电路图。
图3是本发明使用的低漏电模拟开关低速采样保持电路的电路图。
图4是本发明与现有技术提出的低漏电开关在不同操作温度下的漏电流比较。
图1中：
a)PN结反偏电流
b)亚阈值导电电流
c)栅极漏电流。
具体实施方式
现有解决开关漏电的技术方案如图2所示。如图1所示，传统模拟开关泄漏电流以下三种电流贡献，分别为：亚阈值导通电流，PN结反偏电流，栅极漏电流。其中栅极漏电流在深亚微米CMOS工艺条件下，其数量级可以忽略不计。
现有技术解决亚阈值导通电流的方法是通过在传输门TG2的源漏两端连接一个单位增益缓冲器，使传输门TG2两端的电位差被钳位到0。由于组成传输门TG2的MOS管的源漏两端没有电势差，因此此种方法可以有效的减少由于亚阈值导通导致的电荷泄漏。但是现有技术解决PN结反偏电流漏电的方法是通过传输门TG2中对接的PMOS与NMOS管自身的PN结反偏电流进行相互抵消。如图2虚线框中所示，从TG2的输出节点与VDD和地线分别等效连接两个反向偏置的PN结，当一个PN结反向偏置电流对输出节点进行充电时，另一个PN结反向偏置电流对输出节点进行放电。但是当温度较高时，两路反偏电流随温度变化的程度差别较大，抵消效果变差，导致此方法不能在高温下较好的实现抑制PN节反偏电流造成的电荷泄漏。
本发明在现有技术的基础上提出应用于低速采样保持电路的低温度敏感性的低电荷泄漏模拟开关，其设计结构如图3实线框中所示，主要由NMOS管N1～N2，PMOS管P1～P3,自举开关和运算放大器(简称运放)组成。该开关中各个组件的连接关系如下：NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接,并设此端点为电势为Vx；NMOS管N2的漏极与N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P2的源极与NMOS管N3的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N2的源极连接；PMOS管P3的源极与P1的漏极相连，衬底与自身的漏极相连；自举开关的一端与P3的栅极相连，另一端与P3的漏极相连，自举开关受时钟clk+控制。运放的正输入端与开关电路的输出端相连，运放的负输入端与运放的输出端相连，运放的输出端与N2的源极相连。其中NMOS管N1与PMOS管P1组成传输门TG1，其中NMOS管N2与PMOS管P2组成传输门TG2，为方便检测所提出开关的低漏电性能，在开关输出端连接采样电容Cs，与开关组成采样保持电路，如图3所示。采样电容Cs一端与开关电路的输出端相连，另一端与地线相连。
减小PN接反偏电流的工作原理：由于在信号传输时，使用单PMOS管作为模拟开关会导致传输信号丢失一个阈值电压。为解决这一问题，本发明在PMOS管的栅极与源极间串联一个自举开关。现有技术表明，自举开关可以控制栅极电压使其始终比源极电压低某一特定电位。当开关处于开启状态(clk+＝1，clk-＝0)，自举开关开启，自举开关将栅极电压控制在比源极电压低的某一特定电位，通过这一方法，可以实现信号的完全传输。在信号进行采样，即开关处于关断状态(clk+＝0，clk-＝1)，此时自举开关关断，由于PMOS管中源端与衬底始终相连，导致寄生PN结两端不存在电势差，可以有效的控制PN结反偏电流的大小。并且此方法非温度敏感的特性可以使其应用于更广泛的领域。
为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施方式的具体描述。该实例中，NMOS管N1～N2，PMOS管P1～P3均采用栅宽为1um，栅长为180nm的MOS管；采样电容Cs的电容值为1pF；运算放大器增益带宽积为12MHz，直流增益为139dB,电流为450uA，动态范围为70mV至3.3V。所提出的模拟开关在标准0.18微米1.8VCMOS工艺下进行仿真。当开关处于关断状态时，Vin和Vout的设置分别为1.8V和0V，然后对开关的泄漏电流进行模拟。图4显示了所提出的开关和与传统TG开关在不同的操作温度条件下的泄漏电流。在20℃下，开关在关断状态下的泄漏电流为10-19A，在150℃下，其泄漏电流仍可以达到10-16A。

Claims (2)

1.一种低速采样保持电路低温度敏感性低漏电模拟开关，其特征是，由NMOS管N1～N2，PMOS管P1～P3,自举开关和运算放大器组成，NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接,并设此端点为电势为Vx；NMOS管N2的漏极与NMOS管N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P2的源极与NMOS管N3的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N2的源极连接；PMOS管P3的源极与P1的漏极相连，衬底与自身的漏极相连；自举开关的一端与P3的栅极相连，另一端与P3的漏极相连，自举开关受时钟clk+控制；运算放大器的正输入端与开关电路的输出端相连，运算放大器的负输入端与运算放大器的输出端相连，运算放大器的输出端与NMOS管N2的源极相连。
2.如权利要求1所述的低速采样保持电路低温度敏感性低漏电模拟开关，其特征是，NMOS管N1与PMOS管P1组成传输门TG1，NMOS管N2与PMOS管P2组成传输门TG2，在输出端连接采样电容Cs，与开关组成采样保持电路，采样电容Cs一端与开关电路的输出端相连，另一端与地线相连。
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