JP3801558B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP3801558B2 JP3801558B2 JP2002360360A JP2002360360A JP3801558B2 JP 3801558 B2 JP3801558 B2 JP 3801558B2 JP 2002360360 A JP2002360360 A JP 2002360360A JP 2002360360 A JP2002360360 A JP 2002360360A JP 3801558 B2 JP3801558 B2 JP 3801558B2
- Authority
- JP
- Japan
- Prior art keywords
- coupled
- drain
- gate
- shift circuit
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路に関するもので、特に、高しきい電圧（high threshold voltage）を備えるトランジスタに適用するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
レベルシフト回路は、特定の素子への入力電圧値を調整する。図１は公知のレベルシフト回路を示す図である。公知のレベルシフト回路は、入力端ＶinとＸＶinのスモール信号により、ＮＭＯＳトランジスタを制御して、低レベルのスモール信号をＶSSにまで低下させるか又は、高レベルのスモール信号をＶDDまで上昇させる。
【０００３】
公知のレベルシフト回路はＰＭＯＳトランジスタＰ１とＰ１’からなり、ソースは、第一電源（例えば９Ｖ）に結合され、ゲートはそれぞれのドレインに結合され、接合点は１０と１２である。ＮＭＯＳトランジスタＮ１とＮ１’のドレインは、接合点１０と１２に結合される。ＮＭＯＳトランジスタＮ１とＮ１’のソースはＶSSに結合され、ＮＭＯＳトランジスタＮ１とＮ１’のゲートは入力端ＶinとＸＶinにより、それぞれ制御される。ここで、ＸＶinの電圧値はＶinにリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。これにより、ＮＭＯＳトランジスタＮ１はＯＮになり、接続点１０の電圧値をＶSSに低下させる。よって、ＰＭＯＳトランジスタＰ１’はＯＮになる。ＮＭＯＳトランジスタＮ１’がＯＦＦになるので、出力端Ｖoutからの信号出力はＶDDである。反対に、Ｖinが低レベルの時、ＸＶinは高レベル（３．３Ｖ）である。これにより、ＮＭＯＳトランジスタＮ１’はＯＮになり、接合点１２の電圧値をＶSSまで低下させる。よって、出力端Ｖoutからの信号出力はＶSSである。
【０００４】
接合点１０と１２の電圧の低下速度を加速するため、ＮＭＯＳトランジスタＮ２とＮ２’のゲートは例えば３．３ＶのＶCCに結合される。よって、ＮＭＯＳトランジスタＮ２とＮ２’は理論上、ずっとＯＮである。これにより、ＮＭＯＳトランジスタＮ１或いはＮ１’がＯＮになる時、接合点１０と１２の低下速度は加速する。よって、レベルシフト回路の操作速度が加速し、タイミングエラーを回避する（特許文献１及び２参照）。
【０００５】
【特許文献１】
米国特許第５，３８７，８２８号
【特許文献２】
特開２００１−０２４５０３
【０００６】
しかし、上述のような公知のレベルシフト回路は低温ポリシリコン（low temperature poly silicon、以下、ＬＴＰＳとする）に適さない。ＬＴＰＳ製品は電子移動度を増加させ、出力電流を増加させる。しかし、ＭＯＳトランジスタのしきい電圧も、それに従って、ほぼ２．５Ｖに増加する。よって、ＮＭＯＳトランジスタＮ２とＮ２’はしばしば、ＯＦＦ状態になる。これにより、公知のレベルシフト回路は、ＬＴＰＳ領域に適用される時、高操作周波数の下、深刻なＲＣ遅延が生じてしまう。
【０００７】
【発明が解決しようとする課題】
本発明はレベルシフト回路を提供し、入力信号の電圧値が変動しても、高レベル入力信号をＶDDに、低レベル入力信号をＶSSに、確実に転換することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するため、本発明における第１のレベルシフト回路は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、リバースロジックゲートとからなるものとした。ＰＭＯＳトランジスタのゲートは入力端に結合され、ＰＭＯＳトランジスタのソースは電源に結合される。ＮＭＯＳトランジスタのドレインはＰＭＯＳトランジスタのドレインに結合される。ＮＭＯＳトランジスタのソースはリバース入力端に結合される。ＮＭＯＳトランジスタのゲートは電源に結合される。リバースロジックゲートは、第一端がＮＭＯＳトランジスタのドレインに結合され、第二端が出力端に結合される。
【０００９】
そして、本発明における第２のレベルシフト回路は、第一ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＰＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとを備えるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。第一ＮＭＯＳトランジスタは、第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、電源に結合された第二ゲートからなる。第二ＰＭＯＳトランジスタは、第一ドレインに結合された第三ゲート、出力端に結合された第三ドレイン、電源に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、第二ゲートに結合された第四ゲート、出力端に結合された第四ドレイン、入力端に結合された第四ソースからなる。
【００１０】
更に、本発明における第３のレベルシフト回路は、第一ＰＭＯＳトランジスタと、電圧差素子（a voltage difference element）と、第二ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとからなるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。電圧差素子は、第一ドレインに結合された第一端、第二端からなる。第二ＰＭＯＳトランジスタは、電源に結合された第二ソース、第二端に結合された第二ゲート、出力端に結合された第二ドレインからなる。第一ＮＭＯＳトランジスタは、第二ゲートに結合された第三ドレイン、第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、入力端に結合された第四ソース、出力端に結合された第四ドレイン、第一ドレインに結合された第四ゲートからなる。
【００１１】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照しながらさらに詳しく説明する。
【００１２】
第一実施例：図２は、本発明の第一実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ１０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ１０のソースは外部電源ＶDD（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ１０のドレインはＰＭＯＳトランジスタＰ１０のドレインに結合され、ＮＭＯＳトランジスタＮ１０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ１０のゲートは外部電源ＶDDに結合される。
【００１３】
また、本発明の第一実施例によるレベルシフト回路は、外部電源ＶDDと入力端Ｖinとの間に結合されたリバースロジックゲート１４を、更に備える。リバースロジックゲート１４はＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とから構成される。ＰＭＯＳトランジスタＰ１２のゲートは、ＮＭＯＳトランジスタＮ１２のゲートに結合される。接続点１６は、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０のドレインである。更に、レベルシフト回路の出力端Ｖoutは、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のドレインに結合され、ＮＭＯＳトランジスタＮ１２のソースは入力端Ｖinに結合される。
【００１４】
本発明の第一実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。ＮＭＯＳトランジスタＮ１０のゲートはＶDDに結合されるため、ＮＭＯＳトランジスタＮ１０はＯＮになる。これにより、リバース入力端ＸＶinにより提供された低レベル信号は、接合点１６の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ１２はＯＮになり、約９Ｖの電圧ＶDDが出力端Ｖoutから出力される。
【００１５】
Ｖinが低レベルの時、ＸＶinは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ１０がＯＮ状態なので、リバース入力端ＸＶinにより提供される高レベル信号は、接合点１６の電圧値を高レベルに上げる。同時に、ＰＭＯＳトランジスタＰ１０も、入力端Ｖinにより提供される低電圧レベル信号によりＯＮにされるので、接合点１６の電圧上昇速度は加速する。次に、ＮＭＯＳトランジスタＮ１２がＯＮになり、低電圧レベル信号が出力端Ｖoutから出力される。
【００１６】
図３は本発明の第一実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度（electron mobility）は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。定電圧３．３ＶがＸＶinに入力され、０〜９Ｖの電圧が入力端Ｖinに入力される時、曲線［ＸＶin＝３．３Ｖ］は、Ｖoutの出力電圧を示す。定電圧０ＶがＸＶinに入力され、９〜０Ｖの電圧が入力端Ｖinに入力される時、もう一つの曲線はＶoutの出力電圧を示す。図３で示されるように、本発明の第一実施例によるレベルシフト回路は、スモール信号を高レベルと低レベルに分離し、高い公差を可能にする。
【００１７】
図４は本発明の第一実施例による直流ＩddとＶin間の関係図である。図４で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１２uＡ〜１３uＡの間である。
【００１８】
第二実施例：図５は、本発明の第二実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ２０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ２０のソースは外部電源ＶDD（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ２０のドレインは、ＰＭＯＳトランジスタＰ２０のドレインに結合され、ＮＭＯＳトランジスタＮ２０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ２０のゲートは外部電源ＶDDに結合される。
【００１９】
ＰＭＯＳトランジスタＰ２２のゲートはＮＭＯＳトランジスタＮ２０とＰＭＯＳトランジスタＰ２０に結合される。ＰＭＯＳトランジスタＰ２２のソースは外部電源ＶDDに結合される。更に、本発明の第二実施例によるレベルシフト回路の出力端Ｖoutは、ＮＭＯＳトランジスタＮ２２とＰＭＯＳトランジスタＰ２２のドレインに結合される。ＮＭＯＳトランジスタＮ２２のソースは入力端Ｖinに結合され、ＮＭＯＳトランジスタＮ２２のゲートは外部電源ＶDDに結合される。
【００２０】
本発明の第二実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２のゲートはＶDDに結合されるため、ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２はＯＮになる。これにより、リバース入力端ＸＶinにより提供された低レベル信号は、接合点２２の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ２２はＯＮになり、出力端Ｖoutから出力されるＶDD（９Ｖ）の高電圧レベル信号Ｖは、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗は、ゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２１】
Ｖinが低レベルの時、ＸＶinは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ２２がＯＮ状態なので、入力端ＸＶinにより提供される低レベル信号は、出力端Ｖoutから出力される。
【００２２】
図６は本発明の第二実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。図６で示されるように、入力電圧Ｖinが０〜３．３Ｖの場合、出力電圧Ｖoutは０〜７Ｖである。更に、入力電圧Ｖinが低レベルの時、本発明の第二実施例によるレベルシフト回路は、出力電圧Ｖoutを０Ｖに維持する。
【００２３】
図７は本発明の第二実施例による直流ＩddとＶin間の関係図である。図７で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１２uＡ〜１３uＡの間である。
【００２４】
第三実施例：図８は第三実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ３０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ３０のソースは外部電源ＶDD（９Ｖ）に結合される。本発明において、電圧差素子はＰＭＯＳトランジスタＰ３２である。ＰＭＯＳトランジスタＰ３２のソースはＰＭＯＳトランジスタＰ３０のドレインに結合され、接合点は３２である。ＰＭＯＳトランジスタＰ３２のゲートとドレインは電気的に接続され、接合点は３４である。
【００２５】
ＮＭＯＳトランジスタＮ３０のドレインは接合点３４に結合され、ＮＭＯＳトランジスタＮ３０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ３０のゲートはＰＭＯＳトランジスタＰ３０（或いは接合点３２）に結合される。ＰＭＯＳトランジスタＰ３４のゲートは、ＮＭＯＳトランジスタＮ３０とＰＭＯＳトランジスタＰ３２のドレインに結合される。ＰＭＯＳトランジスタＰ３２のソースは外部電源ＶDDに結合される。更に、本発明の第三実施例によるレベルシフト回路の出力端Ｖoutは、ＮＭＯＳトランジスタＮ３２とＰＭＯＳトランジスタＰ３４のドレインに結合される。ＮＭＯＳトランジスタＮ３２のソースは入力端Ｖinに結合され、ＮＭＯＳトランジスタＮ３２のゲートは接合点３２に結合される。
【００２６】
本発明の第三実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。外部電源ＶDD（９Ｖ）とＶin（３．３Ｖ）との間の電圧差が、ＰＭＯＳトランジスタＰ３０のしきい電圧より大きいので、ＰＭＯＳトランジスタＰ３０はＯＮになる。ここで、入力端により提供される電圧は０〜３．３Ｖの時、ＰＭＯＳトランジスタＰ３０は常にＯＮである。ＯＮのＰＭＯＳトランジスタＰ３０は接合点３２の電圧値を上昇させ、その後、ＮＭＯＳトランジスタＮ３０とＮ３２はＯＮになる。更に、リバース入力端ＸＶinにより提供された低レベル信号は、接合点３４の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ３４はＯＮになる。
【００２７】
ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２がＯＮになる時、出力端Ｖoutから出力されるＶDD（９Ｖ）の高電圧レベル信号は、ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗はゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２８】
Ｖinが低レベルの時、ＮＭＯＳトランジスタＮ３２がＯＮ状態であるため、入力端Ｖinにより提供される低レベル信号は、出力端Ｖoutから出力される。
【００２９】
図９は本発明の第三実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。図９で示されるように、入力電圧Ｖinが０〜３．３Ｖの場合、出力電圧Ｖoutは１．０〜８．７Ｖである。
【００３０】
図１０は本発明の第三実施例による直流ＩddとＶin間の関係図である。図１０で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１０uＡ〜１５uＡの間である。
【００３１】
第四実施例：図１１は、本発明の第四実施例によるレベルシフト回路を示す図である。図１１で示されるように、第四実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＰＭＯＳトランジスタＰ３２のドレインに電気的に接続されるのではなく、ＮＭＯＳトランジスタＮ３０のソースに結合されることである。第四実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３２】
第五実施例：図１２は本発明の第五実施例によるレベルシフト回路を示す図である。図１２で示されるように、第五実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２がＮＭＯＳトランジスタＮ３４に換わり、ＮＭＯＳトランジスタＮ３４のゲートが出力端に結合されることである。第五実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３３】
第六実施例：図１３は本発明の第六実施例によるレベルシフト回路を示す図である。図１３で示されるように、第六実施例と第四実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートが出力端に結合されることである。第六実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３４】
第七実施例：図１４は本発明の第七実施例によるレベルシフト回路を示す図である。図１４で示されるように、第七実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３０のゲートが入力端に電気的に接続されるではなく、接地に結合されることである。第七実施例によるレベルシフト回路の操作は第三実施例と同様で、ＰＭＯＳトランジスタＰ３０のターンオン効果（turning-on effect）を更に増加する。
【００３５】
第八実施例：図１５は本発明の第八実施例によるレベルシフト回路を示す図である。図１５で示されるように、第八実施例と第七実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＮＭＯＳトランジスタＮ３４に代わるが、ＮＭＯＳトランジスタＮ３４のゲートがそのドレインに接続されていることである。第八実施例によるレベルシフト回路の操作は第七実施例と同様である。
【００３６】
上述のように、第三〜八実施例によると、電圧分圧器を信号出力回路とするレベルシフト回路は、デジタルロジック回路を出力端とするレベルシフト回路に比べて、出力信号の変動にすばやく応答することができる。
【００３７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００３８】
【発明の効果】
本発明によると出力信号の変動にすばやく応答することができる。すなわち、本発明によるレベルシフト回路は、ＬＴＰＳ回路に適用し、安定した出力電圧を備え、高操作周波数の下でのＲＣ遅延を解決する。更に、本発明の実施例によるレベルシフト回路は、一つの電源のみで、ＮＭＯＳトランジスタを確実にＯＮにし、よって、高電圧レベル信号を確実にＶDDに転換し、低電圧レベル信号を確実にＶSSに維持する。
【図面の簡単な説明】
【図１】公知のレベルシフト回路を示す図である。
【図２】第一実施例によるレベルシフト回路を示す図である。
【図３】第一実施例によるレベルシフト回路の出力特徴チャートである。
【図４】第一実施例による直流ＩddとＶin間の関係図である。
【図５】第二実施例によるレベルシフト回路を示す図である。
【図６】第二実施例によるレベルシフト回路の出力特徴チャートである。
【図７】第二実施例による直流ＩddとＶin間の関係図である。
【図８】第三実施例によるレベルシフト回路を示す図である。
【図９】第三実施例によるレベルシフト回路の出力特徴チャートである。
【図１０】第三実施例による直流ＩddとＶin間の関係図である。
【図１１】第四実施例によるレベルシフト回路を示す図である。
【図１２】第五実施例によるレベルシフト回路を示す図である。
【図１３】第六実施例によるレベルシフト回路を示す図である。
【図１４】第七実施例によるレベルシフト回路を示す図である。
【図１５】第八実施例によるレベルシフト回路を示す図である。
【符号の説明】
１０、１２、１６、２２、３２、３４・・・接続点
１４・・・リバースロジックゲート
Ｐ１、Ｐ１’、Ｐ１０、Ｐ１２、Ｐ２０、Ｐ２２、Ｐ３０、Ｐ３２、Ｐ３４・・・ＰＭＯＳトランジスタ
Ｎ１、Ｎ１’、Ｎ２、Ｎ２’、Ｎ１０、Ｎ１２、Ｎ２０、Ｎ２２、Ｎ３０、Ｎ３２、Ｎ３４・・・ＮＭＯＳトランジスタ
Ｖin・・・スモール信号
ＶDD・・・高電圧レベル信号
ＶSS・・・低電圧レベル信号
ＶＣＣ・・・電源
ＸＶin ・・・入力端
Ｖout・・・出力端
【発明の属する技術分野】
本発明は、レベルシフト回路に関するもので、特に、高しきい電圧（high threshold voltage）を備えるトランジスタに適用するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
レベルシフト回路は、特定の素子への入力電圧値を調整する。図１は公知のレベルシフト回路を示す図である。公知のレベルシフト回路は、入力端ＶinとＸＶinのスモール信号により、ＮＭＯＳトランジスタを制御して、低レベルのスモール信号をＶSSにまで低下させるか又は、高レベルのスモール信号をＶDDまで上昇させる。
【０００３】
公知のレベルシフト回路はＰＭＯＳトランジスタＰ１とＰ１’からなり、ソースは、第一電源（例えば９Ｖ）に結合され、ゲートはそれぞれのドレインに結合され、接合点は１０と１２である。ＮＭＯＳトランジスタＮ１とＮ１’のドレインは、接合点１０と１２に結合される。ＮＭＯＳトランジスタＮ１とＮ１’のソースはＶSSに結合され、ＮＭＯＳトランジスタＮ１とＮ１’のゲートは入力端ＶinとＸＶinにより、それぞれ制御される。ここで、ＸＶinの電圧値はＶinにリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。これにより、ＮＭＯＳトランジスタＮ１はＯＮになり、接続点１０の電圧値をＶSSに低下させる。よって、ＰＭＯＳトランジスタＰ１’はＯＮになる。ＮＭＯＳトランジスタＮ１’がＯＦＦになるので、出力端Ｖoutからの信号出力はＶDDである。反対に、Ｖinが低レベルの時、ＸＶinは高レベル（３．３Ｖ）である。これにより、ＮＭＯＳトランジスタＮ１’はＯＮになり、接合点１２の電圧値をＶSSまで低下させる。よって、出力端Ｖoutからの信号出力はＶSSである。
【０００４】
接合点１０と１２の電圧の低下速度を加速するため、ＮＭＯＳトランジスタＮ２とＮ２’のゲートは例えば３．３ＶのＶCCに結合される。よって、ＮＭＯＳトランジスタＮ２とＮ２’は理論上、ずっとＯＮである。これにより、ＮＭＯＳトランジスタＮ１或いはＮ１’がＯＮになる時、接合点１０と１２の低下速度は加速する。よって、レベルシフト回路の操作速度が加速し、タイミングエラーを回避する（特許文献１及び２参照）。
【０００５】
【特許文献１】
米国特許第５，３８７，８２８号
【特許文献２】
特開２００１−０２４５０３
【０００６】
しかし、上述のような公知のレベルシフト回路は低温ポリシリコン（low temperature poly silicon、以下、ＬＴＰＳとする）に適さない。ＬＴＰＳ製品は電子移動度を増加させ、出力電流を増加させる。しかし、ＭＯＳトランジスタのしきい電圧も、それに従って、ほぼ２．５Ｖに増加する。よって、ＮＭＯＳトランジスタＮ２とＮ２’はしばしば、ＯＦＦ状態になる。これにより、公知のレベルシフト回路は、ＬＴＰＳ領域に適用される時、高操作周波数の下、深刻なＲＣ遅延が生じてしまう。
【０００７】
【発明が解決しようとする課題】
本発明はレベルシフト回路を提供し、入力信号の電圧値が変動しても、高レベル入力信号をＶDDに、低レベル入力信号をＶSSに、確実に転換することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するため、本発明における第１のレベルシフト回路は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、リバースロジックゲートとからなるものとした。ＰＭＯＳトランジスタのゲートは入力端に結合され、ＰＭＯＳトランジスタのソースは電源に結合される。ＮＭＯＳトランジスタのドレインはＰＭＯＳトランジスタのドレインに結合される。ＮＭＯＳトランジスタのソースはリバース入力端に結合される。ＮＭＯＳトランジスタのゲートは電源に結合される。リバースロジックゲートは、第一端がＮＭＯＳトランジスタのドレインに結合され、第二端が出力端に結合される。
【０００９】
そして、本発明における第２のレベルシフト回路は、第一ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＰＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとを備えるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。第一ＮＭＯＳトランジスタは、第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、電源に結合された第二ゲートからなる。第二ＰＭＯＳトランジスタは、第一ドレインに結合された第三ゲート、出力端に結合された第三ドレイン、電源に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、第二ゲートに結合された第四ゲート、出力端に結合された第四ドレイン、入力端に結合された第四ソースからなる。
【００１０】
更に、本発明における第３のレベルシフト回路は、第一ＰＭＯＳトランジスタと、電圧差素子（a voltage difference element）と、第二ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとからなるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。電圧差素子は、第一ドレインに結合された第一端、第二端からなる。第二ＰＭＯＳトランジスタは、電源に結合された第二ソース、第二端に結合された第二ゲート、出力端に結合された第二ドレインからなる。第一ＮＭＯＳトランジスタは、第二ゲートに結合された第三ドレイン、第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、入力端に結合された第四ソース、出力端に結合された第四ドレイン、第一ドレインに結合された第四ゲートからなる。
【００１１】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照しながらさらに詳しく説明する。
【００１２】
第一実施例：図２は、本発明の第一実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ１０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ１０のソースは外部電源ＶDD（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ１０のドレインはＰＭＯＳトランジスタＰ１０のドレインに結合され、ＮＭＯＳトランジスタＮ１０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ１０のゲートは外部電源ＶDDに結合される。
【００１３】
また、本発明の第一実施例によるレベルシフト回路は、外部電源ＶDDと入力端Ｖinとの間に結合されたリバースロジックゲート１４を、更に備える。リバースロジックゲート１４はＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とから構成される。ＰＭＯＳトランジスタＰ１２のゲートは、ＮＭＯＳトランジスタＮ１２のゲートに結合される。接続点１６は、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０のドレインである。更に、レベルシフト回路の出力端Ｖoutは、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のドレインに結合され、ＮＭＯＳトランジスタＮ１２のソースは入力端Ｖinに結合される。
【００１４】
本発明の第一実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。ＮＭＯＳトランジスタＮ１０のゲートはＶDDに結合されるため、ＮＭＯＳトランジスタＮ１０はＯＮになる。これにより、リバース入力端ＸＶinにより提供された低レベル信号は、接合点１６の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ１２はＯＮになり、約９Ｖの電圧ＶDDが出力端Ｖoutから出力される。
【００１５】
Ｖinが低レベルの時、ＸＶinは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ１０がＯＮ状態なので、リバース入力端ＸＶinにより提供される高レベル信号は、接合点１６の電圧値を高レベルに上げる。同時に、ＰＭＯＳトランジスタＰ１０も、入力端Ｖinにより提供される低電圧レベル信号によりＯＮにされるので、接合点１６の電圧上昇速度は加速する。次に、ＮＭＯＳトランジスタＮ１２がＯＮになり、低電圧レベル信号が出力端Ｖoutから出力される。
【００１６】
図３は本発明の第一実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度（electron mobility）は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。定電圧３．３ＶがＸＶinに入力され、０〜９Ｖの電圧が入力端Ｖinに入力される時、曲線［ＸＶin＝３．３Ｖ］は、Ｖoutの出力電圧を示す。定電圧０ＶがＸＶinに入力され、９〜０Ｖの電圧が入力端Ｖinに入力される時、もう一つの曲線はＶoutの出力電圧を示す。図３で示されるように、本発明の第一実施例によるレベルシフト回路は、スモール信号を高レベルと低レベルに分離し、高い公差を可能にする。
【００１７】
図４は本発明の第一実施例による直流ＩddとＶin間の関係図である。図４で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１２uＡ〜１３uＡの間である。
【００１８】
第二実施例：図５は、本発明の第二実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ２０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ２０のソースは外部電源ＶDD（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ２０のドレインは、ＰＭＯＳトランジスタＰ２０のドレインに結合され、ＮＭＯＳトランジスタＮ２０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ２０のゲートは外部電源ＶDDに結合される。
【００１９】
ＰＭＯＳトランジスタＰ２２のゲートはＮＭＯＳトランジスタＮ２０とＰＭＯＳトランジスタＰ２０に結合される。ＰＭＯＳトランジスタＰ２２のソースは外部電源ＶDDに結合される。更に、本発明の第二実施例によるレベルシフト回路の出力端Ｖoutは、ＮＭＯＳトランジスタＮ２２とＰＭＯＳトランジスタＰ２２のドレインに結合される。ＮＭＯＳトランジスタＮ２２のソースは入力端Ｖinに結合され、ＮＭＯＳトランジスタＮ２２のゲートは外部電源ＶDDに結合される。
【００２０】
本発明の第二実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２のゲートはＶDDに結合されるため、ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２はＯＮになる。これにより、リバース入力端ＸＶinにより提供された低レベル信号は、接合点２２の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ２２はＯＮになり、出力端Ｖoutから出力されるＶDD（９Ｖ）の高電圧レベル信号Ｖは、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗は、ゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２１】
Ｖinが低レベルの時、ＸＶinは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ２２がＯＮ状態なので、入力端ＸＶinにより提供される低レベル信号は、出力端Ｖoutから出力される。
【００２２】
図６は本発明の第二実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。図６で示されるように、入力電圧Ｖinが０〜３．３Ｖの場合、出力電圧Ｖoutは０〜７Ｖである。更に、入力電圧Ｖinが低レベルの時、本発明の第二実施例によるレベルシフト回路は、出力電圧Ｖoutを０Ｖに維持する。
【００２３】
図７は本発明の第二実施例による直流ＩddとＶin間の関係図である。図７で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１２uＡ〜１３uＡの間である。
【００２４】
第三実施例：図８は第三実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ３０のゲートは入力端Ｖinに結合され、ＰＭＯＳトランジスタＰ３０のソースは外部電源ＶDD（９Ｖ）に結合される。本発明において、電圧差素子はＰＭＯＳトランジスタＰ３２である。ＰＭＯＳトランジスタＰ３２のソースはＰＭＯＳトランジスタＰ３０のドレインに結合され、接合点は３２である。ＰＭＯＳトランジスタＰ３２のゲートとドレインは電気的に接続され、接合点は３４である。
【００２５】
ＮＭＯＳトランジスタＮ３０のドレインは接合点３４に結合され、ＮＭＯＳトランジスタＮ３０のソースはリバース入力端ＸＶinに結合され、ＮＭＯＳトランジスタＮ３０のゲートはＰＭＯＳトランジスタＰ３０（或いは接合点３２）に結合される。ＰＭＯＳトランジスタＰ３４のゲートは、ＮＭＯＳトランジスタＮ３０とＰＭＯＳトランジスタＰ３２のドレインに結合される。ＰＭＯＳトランジスタＰ３２のソースは外部電源ＶDDに結合される。更に、本発明の第三実施例によるレベルシフト回路の出力端Ｖoutは、ＮＭＯＳトランジスタＮ３２とＰＭＯＳトランジスタＰ３４のドレインに結合される。ＮＭＯＳトランジスタＮ３２のソースは入力端Ｖinに結合され、ＮＭＯＳトランジスタＮ３２のゲートは接合点３２に結合される。
【００２６】
本発明の第三実施例によるレベルシフト回路の操作は以下のようである。ＶinとＸＶinの電圧値はリバースする。Ｖinが高レベル（例えば３．３Ｖ）の時、ＸＶinは低レベルである。外部電源ＶDD（９Ｖ）とＶin（３．３Ｖ）との間の電圧差が、ＰＭＯＳトランジスタＰ３０のしきい電圧より大きいので、ＰＭＯＳトランジスタＰ３０はＯＮになる。ここで、入力端により提供される電圧は０〜３．３Ｖの時、ＰＭＯＳトランジスタＰ３０は常にＯＮである。ＯＮのＰＭＯＳトランジスタＰ３０は接合点３２の電圧値を上昇させ、その後、ＮＭＯＳトランジスタＮ３０とＮ３２はＯＮになる。更に、リバース入力端ＸＶinにより提供された低レベル信号は、接合点３４の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ３４はＯＮになる。
【００２７】
ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２がＯＮになる時、出力端Ｖoutから出力されるＶDD（９Ｖ）の高電圧レベル信号は、ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗はゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２８】
Ｖinが低レベルの時、ＮＭＯＳトランジスタＮ３２がＯＮ状態であるため、入力端Ｖinにより提供される低レベル信号は、出力端Ｖoutから出力される。
【００２９】
図９は本発明の第三実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ2／Ｖsで、Ｗ／Ｌは１である。図９で示されるように、入力電圧Ｖinが０〜３．３Ｖの場合、出力電圧Ｖoutは１．０〜８．７Ｖである。
【００３０】
図１０は本発明の第三実施例による直流ＩddとＶin間の関係図である。図１０で示されるように、Ｖinが０〜３．３Ｖの間である時、電源により提供される直流は約１０uＡ〜１５uＡの間である。
【００３１】
第四実施例：図１１は、本発明の第四実施例によるレベルシフト回路を示す図である。図１１で示されるように、第四実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＰＭＯＳトランジスタＰ３２のドレインに電気的に接続されるのではなく、ＮＭＯＳトランジスタＮ３０のソースに結合されることである。第四実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３２】
第五実施例：図１２は本発明の第五実施例によるレベルシフト回路を示す図である。図１２で示されるように、第五実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２がＮＭＯＳトランジスタＮ３４に換わり、ＮＭＯＳトランジスタＮ３４のゲートが出力端に結合されることである。第五実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３３】
第六実施例：図１３は本発明の第六実施例によるレベルシフト回路を示す図である。図１３で示されるように、第六実施例と第四実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートが出力端に結合されることである。第六実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３４】
第七実施例：図１４は本発明の第七実施例によるレベルシフト回路を示す図である。図１４で示されるように、第七実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３０のゲートが入力端に電気的に接続されるではなく、接地に結合されることである。第七実施例によるレベルシフト回路の操作は第三実施例と同様で、ＰＭＯＳトランジスタＰ３０のターンオン効果（turning-on effect）を更に増加する。
【００３５】
第八実施例：図１５は本発明の第八実施例によるレベルシフト回路を示す図である。図１５で示されるように、第八実施例と第七実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＮＭＯＳトランジスタＮ３４に代わるが、ＮＭＯＳトランジスタＮ３４のゲートがそのドレインに接続されていることである。第八実施例によるレベルシフト回路の操作は第七実施例と同様である。
【００３６】
上述のように、第三〜八実施例によると、電圧分圧器を信号出力回路とするレベルシフト回路は、デジタルロジック回路を出力端とするレベルシフト回路に比べて、出力信号の変動にすばやく応答することができる。
【００３７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００３８】
【発明の効果】
本発明によると出力信号の変動にすばやく応答することができる。すなわち、本発明によるレベルシフト回路は、ＬＴＰＳ回路に適用し、安定した出力電圧を備え、高操作周波数の下でのＲＣ遅延を解決する。更に、本発明の実施例によるレベルシフト回路は、一つの電源のみで、ＮＭＯＳトランジスタを確実にＯＮにし、よって、高電圧レベル信号を確実にＶDDに転換し、低電圧レベル信号を確実にＶSSに維持する。
【図面の簡単な説明】
【図１】公知のレベルシフト回路を示す図である。
【図２】第一実施例によるレベルシフト回路を示す図である。
【図３】第一実施例によるレベルシフト回路の出力特徴チャートである。
【図４】第一実施例による直流ＩddとＶin間の関係図である。
【図５】第二実施例によるレベルシフト回路を示す図である。
【図６】第二実施例によるレベルシフト回路の出力特徴チャートである。
【図７】第二実施例による直流ＩddとＶin間の関係図である。
【図８】第三実施例によるレベルシフト回路を示す図である。
【図９】第三実施例によるレベルシフト回路の出力特徴チャートである。
【図１０】第三実施例による直流ＩddとＶin間の関係図である。
【図１１】第四実施例によるレベルシフト回路を示す図である。
【図１２】第五実施例によるレベルシフト回路を示す図である。
【図１３】第六実施例によるレベルシフト回路を示す図である。
【図１４】第七実施例によるレベルシフト回路を示す図である。
【図１５】第八実施例によるレベルシフト回路を示す図である。
【符号の説明】
１０、１２、１６、２２、３２、３４・・・接続点
１４・・・リバースロジックゲート
Ｐ１、Ｐ１’、Ｐ１０、Ｐ１２、Ｐ２０、Ｐ２２、Ｐ３０、Ｐ３２、Ｐ３４・・・ＰＭＯＳトランジスタ
Ｎ１、Ｎ１’、Ｎ２、Ｎ２’、Ｎ１０、Ｎ１２、Ｎ２０、Ｎ２２、Ｎ３０、Ｎ３２、Ｎ３４・・・ＮＭＯＳトランジスタ
Ｖin・・・スモール信号
ＶDD・・・高電圧レベル信号
ＶSS・・・低電圧レベル信号
ＶＣＣ・・・電源
ＸＶin ・・・入力端
Ｖout・・・出力端
Claims (11)
- レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、前記電源に結合された第二ゲートを備える第一ＮＭＯＳトランジスタと、
前記第一ドレインに結合された第一端、出力端に結合された第二端を備えるリバースロジックゲートと、
からなることを特徴とするレベルシフト回路。 - 前記リバースロジックゲートは、
前記第一端により前記第一ドレインに結合された第三ゲート、前記第二端により前記出力端に結合された第三ドレイン、前記電源に結合された第三ソースを備える第二ＰＭＯＳトランジスタと、
前記第一端により前記第一ドレインに結合された第四ゲート、前記第二端により前記出力端に結合された第四ドレイン、前記入力端に結合された第四ソースを備える第二ＮＭＯＳトランジスタと、
からなる請求項１に記載のレベルシフト回路。 - レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、前記電源に結合された第二ゲートを備える第一ＮＭＯＳトランジスタと、
前記第一ドレインに結合された第三ゲート、出力端に結合された第三ドレイン、前記電源に結合された第三ソースを備える第二ＰＭＯＳトランジスタと、
前記第二ゲートに結合された第四ゲート、前記出力端に結合された第四ドレイン、前記入力端に結合された第四ソースを備える第二ＮＭＯＳトランジスタと、からなることを特徴とするレベルシフト回路。 - レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
第一ドレインに結合された第一端、第二端を備える電圧差素子と、
電源に結合された第二ソース、第二端に結合された第二ゲート、出力端に結合された第二ドレインを備える第二ＰＭＯＳトランジスタと、
第二ゲートに結合された第三ドレイン、第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースを備える第一ＮＭＯＳトランジスタと、
入力端に結合された第四ソース、出力端に結合された第四ドレイン、第一ドレインに結合された第四ゲートを備える第二ＮＭＯＳトランジスタと、
からなることを特徴とするレベルシフト回路。 - 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第五ドレインに結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
- 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記リバース入力端に結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
- 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記出力端に結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
- 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ソース、前記第一端により前記第一ドレインに結合された第五ドレイン、前記出力端に結合された第五ゲートを備える第三ＮＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
- レベルシフト回路であって、
第一ドレイン、第一電源に結合された第一ソース、第二電源に結合された第一ゲートを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第一端、第二端を備える電圧差素子と、
前記第一電源に結合された第二ソース、前記第二端に結合された第二ゲート、出力端に結合された第二ドレインを備える第二ＰＭＯＳトランジスタと、
前記第二ゲートに結合された第三ドレイン、前記第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースを備える第一ＮＭＯＳトランジスタと、
入力端に結合された第四ソース、前記出力端に結合された第四ドレイン、前記第一ドレインに結合された第四ゲートを備える第二ＮＭＯＳトランジスタと、
からなることを特徴とするレベルシフト回路。 - 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第五ドレインに結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項９に記載のレベルシフト回路。
- 前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第一ドレインに結合された第五ゲートを備える第三ＮＭＯＳトランジスタである請求項９に記載のレベルシフト回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW091112709A TWI257769B (en) | 2002-06-11 | 2002-06-11 | Level shifting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004015797A JP2004015797A (ja) | 2004-01-15 |
| JP3801558B2 true JP3801558B2 (ja) | 2006-07-26 |
Family
ID=29708465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002360360A Expired - Lifetime JP3801558B2 (ja) | 2002-06-11 | 2002-12-12 | レベルシフト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6756835B2 (ja) |
| JP (1) | JP3801558B2 (ja) |
| TW (1) | TWI257769B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW558873B (en) * | 2002-10-25 | 2003-10-21 | Toppoly Optoelectronics Corp | Voltage level shifter with pure p-type transistor |
| TWI297476B (en) * | 2004-03-10 | 2008-06-01 | Au Optronics Corp | Voltage level shifter and sequential pulse generator |
| US7786788B2 (en) * | 2006-11-30 | 2010-08-31 | Tpo Displays Corp. | Systems including level shifter having voltage distributor |
| CN101494450B (zh) * | 2009-02-25 | 2011-04-20 | 苏州瀚瑞微电子有限公司 | 电平转移电路 |
| CN113764410B (zh) * | 2020-06-04 | 2024-03-26 | 上海复旦微电子集团股份有限公司 | 半导体单元器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836412B2 (ja) | 1992-12-04 | 1998-12-14 | 日本電気株式会社 | レベル変換回路 |
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| GB2349997A (en) | 1999-05-12 | 2000-11-15 | Sharp Kk | Voltage level converter for an active matrix LCD |
-
2002
- 2002-06-11 TW TW091112709A patent/TWI257769B/zh not_active IP Right Cessation
- 2002-12-12 JP JP2002360360A patent/JP3801558B2/ja not_active Expired - Lifetime
-
2003
- 2003-01-14 US US10/341,740 patent/US6756835B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TWI257769B (en) | 2006-07-01 |
| US20030227315A1 (en) | 2003-12-11 |
| JP2004015797A (ja) | 2004-01-15 |
| US6756835B2 (en) | 2004-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6791391B2 (en) | Level shifting circuit | |
| JP2006238449A (ja) | 自己バイパス型電圧レベル変換回路 | |
| US7053661B1 (en) | Impedance-matched output driver circuits having enhanced predriver control | |
| US10181854B1 (en) | Low power input buffer using flipped gate MOS | |
| JP2011086989A (ja) | パワーオンリセット回路 | |
| KR100197998B1 (ko) | 반도체 장치의 저소비 전력 입력 버퍼 | |
| US20030030482A1 (en) | Semiconductor integrated circuit and reference voltage generating circuit employing it | |
| US9654086B1 (en) | Operational amplifier with current-controlled up or down hysteresis | |
| JP2004253859A (ja) | 電流ドライバ回路 | |
| US10482966B2 (en) | Block decoder of nonvolatile memory and level shifter | |
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| JP3801558B2 (ja) | レベルシフト回路 | |
| US7034598B2 (en) | Switching point detection circuit and semiconductor device using the same | |
| US7218169B2 (en) | Reference compensation circuit | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| US6801053B2 (en) | Level-shifting circuit | |
| CN108809295B (zh) | 电平移位电路 | |
| US5710516A (en) | Input logic signal buffer circuits | |
| JP2008289066A (ja) | 低電圧ボルテージフォロワ回路 | |
| US7486140B2 (en) | Differential amplifier | |
| US7746146B2 (en) | Junction field effect transistor input buffer level shifting circuit | |
| TW498604B (en) | High speed low current comparator | |
| US20230208407A1 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| TW530460B (en) | Pull-up terminating device | |
| JP2839203B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060425 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3801558 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |