JP2011086989A - パワーオンリセット回路 - Google Patents
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Abstract
【解決手段】パワーオンリセット回路は、電源VDDに接続されたソース11Sと、ドレイン11Dと、GNDに接続されたゲート11Gとを有するPMOS11と、GNDに接続されたソース12Sと、PMOS11のドレイン11Dに接続されたドレイン12Dと、電源VDDに依存しない電位のバイアス電位が印加されるゲート12Gとを有するNMOS12と、PMOS11のドレイン11Dに接続されたノードN11を入力端とするインバータ13とを備え、電源VDDの電位が増加する過程で、インバータ13の出力端に接続された出力ノードN12から、ノードN11の電位に応じたリセット信号を出力する。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係るパワーオンリセット回路10を示す回路図である。図1に示されるように、第1の実施形態に係るパワーオンリセット回路10は、第1導電型MOSトランジスタとしてのP型MOSトランジスタ(PMOS)11と、第2導電型MOSトランジスタとしてのN型MOSトランジスタ(NMOS)12と、インバータ13とを備えている。PMOS11は、第1の電源である電源端子14(電位VDD)に接続されたソース11Sと、ドレイン11Dと、第2の電源であるGND端子(固定電位VSS)に接続されたゲート11Gとを有している。また、NMOS12は、グランド(GND)端子に接続されたソース12Sと、PMOS11のドレイン11Dに接続されたドレイン12Dと、電源端子14の電位VDD及びGND端子の電位VSSに依存しないバイアス電位BLが印加されるゲート12Gとを有している。インバータ13は、例えば、PMOS11のドレイン11Dに接続されたノードN11に接続された入力端と、出力ノードN12に接続された出力端とを有するCMOSインバータである。
(PMOS11に流れる電流)<(NMOS12に流れる一定電流)
となり、図3(b)に示されるように、ノードN11はLレベルであり、ノードN12にHレベルが出力される。
(PMOS11に流れる電流)>(NMOS12に流れる一定電流)
の状態に切り替わる(時刻t1)。このときに、図3(b)に示されるように、ノードN11はHレベルになり、ノードN12にHレベルからLレベルに反転するリセット信号RESETが出力される。
(PMOS11に流れる電流)<(NMOS12に流れる一定電流)
となる電位まで一瞬降下した期間、ノードN12がHレベルになり、元の電位に復旧したときに、ノードN12にLレベルが出力される。
図4は、本発明の第2の実施形態に係るパワーオンリセット回路20を示す回路図である。図4に示されるように、第2の実施形態に係るパワーオンリセット回路20は、第2導電型MOSトランジスタとしてのPMOS21と、第1導電型MOSトランジスタとしてのNMOS22と、バッファ23とを備えている。PMOS21は、第2の電源である電源端子24(電位VDD)に接続されたソース21Sと、ドレイン21Dと、電源端子24の電位VDD及びGND端子の電位VSSに依存しないバイアス電位BHが印加されるゲート21Gとを有している。また、NMOS22は、第1の電源であるGND端子(固定電位VSS)に接続されたソース22Sと、PMOS21のドレイン21Dに接続されたドレイン22Dと、電源端子24に接続されたゲート22Gとを有している。さらに、バッファ23は、PMOS21のドレイン21Dに接続されたノードN21を入力端として、出力ノードN22を出力端とする。バイアス電位BHを供給する回路は、例えば、図2の回路と同様のバイアス回路であり、バイアス電位BHのバイアス出力ラインにゲートが接続されるMOSトランジスタ(図4のPMOS21)に一定の電流を流すことができる。
(NMOS22に流れる電流)<(PMOS21に流れる一定電流)
であり、ノードN21の電位は徐々に上昇し、バッファ23の出力(ノードN22)も徐々に上昇する。その後(時刻t2)、電源端子24の電位VDDが、
(NMOS22に流れる電流)>(PMOS21に流れる一定電流)
となる電位まで上昇すると、ノードN21がLレベルになり、バッファ23の出力(ノードN22)もLレベルになり、ノードN22にHレベルからLレベルに反転したリセット信号RESETが出力される。
図6は、本発明の第3の実施形態に係るパワーオンリセット回路を示す回路図である。図6に示されるように、第3の実施形態に係るパワーオンリセット回路は、第1のセンサ回路30と、第2のセンサ回路40と、リセット信号生成回路50とを備えている。
図9は、本発明の第4の実施形態に係るパワーオンリセット回路を示す回路図である。図9に示されるように、第4の実施形態に係るパワーオンリセット回路は、第1のセンサ回路60と、第2のセンサ回路70と、リセット信号生成回路80とを備えている。
11,21,31,41,61,71 PMOS、
12,22,32,42,62,72 NMOS、
13 インバータ、
14,24,34,44,64,74 電源端子、
GND グランド端子、
15 バイアス回路、
23 バッファ、
30,60 第1のセンサ回路、
40,70 第2のセンサ回路、
50,80 リセット信号生成回路、
51,82 NORゲート、
52,81 ANDゲート、
53,83 SRフリップフロップ回路。
Claims (12)
- 第1の電源に接続された第1のソースと、第1のドレインと、第2の電源に接続された第1のゲートとを有する第1導電型MOSトランジスタと、
前記第2の電源に接続された第2のソースと、前記第1のドレインに接続された第2のドレインと、前記第1の電源の電位及び前記第2の電源の電位に依存しないバイアス電位が印加される第2のゲートとを有する第2導電型MOSトランジスタと、
前記第1の電源と前記第2の電源との間の電圧が増加する過程で、前記第1のドレインの電位に応じたリセット信号を出力する出力ノードと
を備えたことを特徴とするパワーオンリセット回路。 - 前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第2導電型MOSトランジスタに定電流を流す回路構成を持つ
ことを特徴とする請求項1に記載のパワーオンリセット回路。 - 前記第1導電型MOSトランジスタは、P型MOSトランジスタであり、
前記第2導電型MOSトランジスタは、N型MOSトランジスタである
ことを特徴とする請求項1又は2に記載のパワーオンリセット回路。 - 前記第1のドレインに接続された入力端と前記出力ノードに接続された出力端とを有するインバータをさらに備えたことを特徴とする請求項3に記載のパワーオンリセット回路。
- 前記第1導電型MOSトランジスタは、N型MOSトランジスタであり、
前記第2導電型MOSトランジスタは、P型MOSトランジスタである
ことを特徴とする請求項1又は2に記載のパワーオンリセット回路。 - 前記第1のドレインに接続された入力端と前記出力ノードに接続された出力端とを有するバッファをさらに備えたことを特徴とする請求項5に記載のパワーオンリセット回路。
- 第1のセンサ回路と、
第2のセンサ回路と、
リセット信号を生成するリセット信号生成回路と
を備え、
前記第1のセンサ回路は、
第1の電源に接続された第1のソースと、第1のドレインと、第2の電源に接続された第1のゲートとを有する第1の第1導電型MOSトランジスタと、
前記第2の電源に接続された第2のソースと、前記第1のドレインに接続された第2のドレインと、バイアス電位が印加される第2のゲートとを有する第1の第2導電型MOSトランジスタと、
前記第1の電源と前記第2の電源との間の電圧が増加する過程で、前記第1のドレインの電位に応じた第1の信号を出力する第1のノードと
を有し、
前記第2のセンサ回路は、
前記第1の電源に接続された第3のソースと、第3のドレインと、前記第2の電源に接続された第3のゲートとを有する第2の第1導電型MOSトランジスタと、
前記第2の電源に接続された第4のソースと、前記第3のドレインに接続された第4のドレインと、バイアス電位が印加される第4のゲートとを有する第2の第2導電型MOSトランジスタと、
前記第1の電源と前記第2の電源との間の電圧が増加する過程で、前記第1のノードの前記第1の信号が出力されるタイミングよりも遅いタイミングで、前記第3のドレインの電位に応じた第2の信号を出力する第2のノードと
を有し、
前記リセット信号生成回路は、前記第1の信号と前記第2の信号から前記リセット信号を生成する
ことを特徴とするパワーオンリセット回路。 - 前記第1の第2導電型MOSトランジスタの前記第2のゲートと前記第2の第2導電型MOSトランジスタの前記第4のゲートの各々に前記バイアス電位を印加するバイアス回路をさらに備え、
前記バイアス回路は、前記第1の第2導電型MOSトランジスタ及び前記第2の第2導電型MOSトランジスタの各々に定電流を流す回路構成を持つ
ことを特徴とする請求項7に記載のパワーオンリセット回路。 - 前記第1の第1導電型MOSトランジスタ及び前記第2の第1導電型MOSトランジスタは、P型MOSトランジスタであり、
前記第1の第2導電型MOSトランジスタ及び前記第2の第2導電型MOSトランジスタは、N型MOSトランジスタである
ことを特徴とする請求項7又は8に記載のパワーオンリセット回路。 - 前記リセット信号生成回路は、
前記第1のノード及び前記第2のノードの電位が入力されるNORゲートと、
前記第1のノード及び前記第2のノードの電位が入力されるANDゲートと、
前記NORゲートの出力が入力されるセット端子と前記ANDゲートの出力が入力されるリセット端子とを有するセットリセット型フリップフロップ回路と
を有することを特徴とする請求項9に記載のパワーオンリセット回路。 - 前記第1の第1導電型MOSトランジスタ及び前記第2の第1導電型MOSトランジスタは、N型MOSトランジスタであり、
前記第1の第2導電型MOSトランジスタ及び前記第2の第2導電型MOSトランジスタは、P型MOSトランジスタである
ことを特徴とする請求項7又は8に記載のパワーオンリセット回路。 - 前記リセット信号生成回路は、
前記第1のノード及び前記第2のノードの電位が入力されるANDゲートと、
前記第1のノード及び前記第2のノードの電位が入力されるNORゲートと、
前記ANDゲートの出力が入力されるセット端子と前記NORゲートの出力が入力されるリセット端子とを有するセットリセット型フリップフロップ回路と
を有することを特徴とする請求項11に記載のパワーオンリセット回路。
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