CN101001085B - 信号采样保持电路 - Google Patents

Abstract

本发明公开了一种信号采样保持电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、采样电容Cs及控制器，第一PMOS管与第三PMOS管连接形成第一节点，第二PMOS管与第四PMOS管连接形成第二节点，第一节点和第二节点之间连接有采样电容，第一PMOS管和第三PMOS管衬底浮置，在采样阶段，第一PMOS管和第三PMOS管导通，并在输入信号中进行采样，将信号采样到采样电容Cs；在转移阶段，控制器控制第二PMOS管和第四PMOS管导通，对采样电容的电荷进行输出。本发明的信号采样保持电路，使PMOS管的衬底浮置，保证PMOS管不会因栅压过大被击穿，并有效采集负信号。

Description

信号采样保持电路

【技术领域】

本发明涉及数据采集领域，尤其涉及一种采用PMOS衬底浮置技术的信号采样保持电路。

【背景技术】

众所周知，信号采样保持电路有广泛的应用。在以电容型DAC(数模转换器)为基础模块的ADC(模数转换器)在过采样ADC的被转换模拟输入信号和ADC间的接口电路上都有广泛应用，如：Δ∑结构。这类采样保持电路通常采样模拟信号并将模拟信号以相应电荷量的形式存储在采样电容上，通过模拟信号和采样电容间的这种关系，提供转换接口；模拟信号被采样后，通过ADC转换成相应的数字信号。在Δ∑结构中，与输入信号相应的电荷在采样阶段被保存到采样电容，在转移阶段电荷转移并输出相应电压，以供后端ADC转换。所述采样、转移阶段就是通过信号采样保持电路实现的。

这类信号采样保持电路的具体结构很多。图1为美国专利US5134401所示的信号采样保持电路10，包括采样电容Cs及晶体管M1、M2、M3、M4。所述信号采样保持电路10的输出通过电路节点n3与运放A1连接。

所述信号采样保持电路10处于采样阶段时，所述晶体管M1、M3栅极的控制信号Ph2使M1、M3导通，而晶体管M2、M4栅极的控制信号Ph1使M2、M4截止。这样在采样结束时，采样电容Cs上存储的电荷量为Cs*Vin，Vin是模拟输入信号。

所述信号采样保持电路10处于电荷转移阶段时，晶体管M1、M3栅极的控制信号Ph2使M1、M3截止，而晶体管M2、M4栅极的控制信号Ph1使M2、M4导通。这样存储在电容Cs上的电荷被转移到了节点n3上。

所述晶体管M2、M3均与采样电压Vref相连。节点n3和运放A1的反相输入端相连，运放A1同相输入端接参考电压Vref。Vref即为差分信号的共模点，一般设定为模拟信号输入信号范围的中间点。这样，当处理单端、单极性的模拟输入信号(即相对于地具有相同的极性)时，Vref一般设定为+2.5v。

当模拟输入信号为+2.5v时，在采样和转移两个阶段，节点n1的电压度为+2.5v。这样，当模拟输入信号为+2.5v时，采样电容Cs上不会有电荷。同时，由于晶体管M3在采样阶段导通，使节点n3的电压与运放A1同相端连接的Vref相等。

但，所述晶体管M1采用NMOS(N沟道金属氧化物半导体场效应)，并输入信号为负时，输入信号的幅度较大的话，在信号输入端和衬底间形成的PN结导通，产生很大的电流，导致芯片被烧毁。如果晶体管M1采用PMOS(P沟道金属氧化物半导体场效应)，则当输入信号为负时，为了能有效导通M1，其栅极电压必须低于信号一定的电压(比如：2v)，这样就要求控制信号为负电压。通常在提供负电压的最常用方式是采用双电源供电；在CMOS工艺下也可通过电压平移将双极性信号转变为单极性信号，但这种方法受温度噪声的影响较大。

这类问题也有其它一些解决方案，采用自举电路产生负电压控制信号，使PMOS管能有效采集负电压.但，当输入信号为负时，PMOS管栅极控制信号必须比输入信号更低，通常嵌位在Vin-1.5v左右.这样，如果信号输入范围为±2v，则栅极控制信号最低为-3.5v.因此，PMOS管的栅极和衬底压差达到8.5v，对于很多低压MOS管来说是很难承受的，容易被击穿；同时采用PMOS管钳位，钳位PMOS管同样容易击穿，大大限制了输入信号的范围.

【发明内容】

本发明所要解决的技术问题在于，提供一种信号采样保持电路，解决现有的信号采样保持电路容易被击穿的问题。

为解决上述技术问题，本发明所采用的技术方案为：提供一种信号采样保持电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、采样电容Cs及控制器(22)，所述控制器与所述第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管连接进行控制，所述第一PMOS管接收输入信号，所述第一PMOS管与第三PMOS管连接形成第一节点，所述第二PMOS管与所述第四PMOS管连接形成第二节点，所述第一节点和第二节点之间连接有采样电容，所述第一PMOS管和第三PMOS管衬底浮置，在采样阶段，所述第一PMOS管和第三PMOS管导通，并在输入信号中进行采样，将信号采样到采样电容Cs；在转移阶段，所述控制器控制第二PMOS管和第四PMOS管导通，对采样电容的电荷进行输出；

所述信号采样保持电路还包括第一自举电路，所述第一自举电路与所述第一PMOS管的栅极连接，所述自举电路将所述控制器传输的控制信号转化成自举控制信号后传输给所述第一PMOS管；

所述信号采样保持电路还包括第二自举电路，所述自举电路与所述第三PMOS管的栅极连接，所述自举电路将所述控制器传输的控制信号转化成自举控制信号后传输给所述第三PMOS管。

更具体地，所述第一自举电路包括自举电容及三极管，所述电容的一端连接控制器，接收控制信号，另一端与第一PMOS管的栅极及三极管连接。

更具体地，所述第二自举电路包括自举电容及三极管，所述电容的一端连接控制器，接收控制信号，另一端与第三PMOS管的栅极及三极管连接。

更具体地，所述三极管的源极与自举电容连接，漏极及栅极接地。

本发明的与现有技术相比有益效果为：本发明的信号采样保持电路，采用衬底浮置的PMOS管，能有效防止栅极和衬底压差过大，而被击穿；并还采用了自举电路，使PMOS管的栅极电压可以达到负电压，使采样保持电路在输入信号为负的情况下导通，有效采集负电压。

【附图说明】

图1为现有技术的信号采样保持电路。

图2本发明的信号采样保持电路。

图3为模拟信号差分输入时的电路图。

图4为全差分信号采样保持电路电路图。

【具体实施方式】

下面结合附图对本发明作进一步的描述。

如图2所示，本发明的信号采样保持电路20包括第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、采样电容Cs、自举电路21、自举电路23及控制器22。所述第一PMOS管M1与第三PMOS管M3通过第一节点n1连接，所述第二PMOS管M2与第四PMOS管M4通过第二节点n2连接，并所述第一节点n1和第二节点n2之间连接有采样电容Cs。所述第一PMOS管M1的栅极连接有自举电路21，所述第三PMOS管M3的栅极连接有自举电路23。所述信号采样保持电路20在采样或充电阶段将与输入信号Vin相关的一定量的电荷存储在电容Cs上，然后再转移阶段将电荷传输到第三节点n3。所述采样保持电路20与后端ADC连接，在转移阶段转移保存在采样电容Cs的电荷，并输出相应电压，以供后端ADC转换。

所述信号采样保持电路20的一端连接输入信号Vin，另一端连接第三节点n3。第三节点n3同时又是运放A1的反相输入端，运放A1的同相输入端接外部输入电压Vref，其电压值设置在2.5v。电容Cint跨接在第三节点n3和输出节点之间。

所述第一PMOS管M1的输入极(源极或者漏极)接输入的模拟信号；输出极(漏极或者源极)接采样电容Cs；栅极接来自自举电路21的控制信号。所述第一PMOS管M1的衬底浮置，未接任何电平。

所述自举电路21包括自举电容C1及三极管M5。所述自举电容C1的一端接第一PMOS管M1的栅极及三极管M5的源极，另一端接控制信号Ph2。所述三极管M5漏极及栅极接地，源极与自举电容C1相连。所述自举电路21包括传输阶段及采样阶段，两个工作阶段。

在传输阶段中，控制信号Ph2为Vcc，第一PMOS管M1截止，第五PMOS管M5将自举电容C1一端电压嵌位在Vth。其中Vth为第五PMOS管M5基极和发射极的导通电压(约1v)，此时自举电路的输出为1v，第一PMOS管M1截止，自举电容C1充电，两端压降为4v。

在采样阶段中，控制信号Ph2跳变到Gnd，将自举电容另一端拉到低电平，第五PMOS管M5截止，自举电容C1和第一PMOS管M1相接的一端浮置，导致其电平为-(Vcc-Vth)＝-4v，第一PMOS管M1在输入信号为-1v到1v是能正常导通。由于第一PMOS管M1导通时，栅极信号远低于输入信号，所以MOS管道通电阻的非线性带来的影响基本可以忽略。同时由于第一PMOS管M1的电荷注入效应可以通过控制信号Ph2$避免，所以不用保持控制信号和输入信号的恒定压差。

所述第三PMOS管M3的一端和第一PMOS管M1的输出第一节点n1相连；另一端接地；栅极与自举电路23的输出端连接，衬底浮置。第三PMOS管M3用于在传输阶段将第一节点n1的电平拉到低电平。

所述自举电路23包括自举电容C2及三极管M6。所述自举电容C2的一端接第三PMOS管M3的栅极并通过三极管M6的源极连接到地；另一端接控制信号Ph1。三极管M6漏极和栅极接地，源极与自举电容C2相连。所述自举电路23包括采样阶段及电荷转移阶段阶段。

在采样阶段中，第二PMOS管M2截止，控制信号Ph1为Vcc，M6将电容C2一端电压嵌位在Vth，其中Vth为三极管M6基射极的导通电压，约1v。此时自举电路的输出为1v，第三PMOS管M3截止。自举电容充电，两端压降为4v。

在电荷转移阶段中，控制信号Ph1跳变到Gnd，将自举电容另一端拉到低电平，M6截止，自举电容和第二PMOS管M2相接的一端浮置，导致其电平为-(Vcc-Vth)＝-4v，控制开关M2在第一节点n1电压为-1v到1v时能正常导通，将第一节点n1点平拉到地，采样电容Cs上的电荷有效地转移到输出电容上并通过运放形成输出电压.

所述外接的控制器22产生控制电压Ph1、Ph2、Ph2$，控制信号Ph1在采样阶段为5v，传输阶段为0，此时，控制第三PMOS管M3、第二PMOS管M2导通。控制信号Ph2在采样阶段为0，控制第一PMOS管M1导通，在传输阶段为5v控制第一PMOS管M1节制。控制信号Ph1和Ph2处于0值的区间相互错开。Ph2$在Ph2的基础上略超前，控制第四PMOS管M4，保证在第四PMOS管M4截至、第二PMOS管M2未导通，即第二节点n2浮置的情况下截止第一PMOS管M1，从而避免由于第一PMOS管M1引起的电荷注入效应。

所述信号采样保持电路20在采样或充电阶段将和输入信号Vin相关的一定量的电荷存储在电容Cs上，然后再转移阶段将电荷传输到第三节点n3。模拟输入信号Vin的输入范围为共模电压上下Vamp，这里共模电压为低电平。通常共模电压是输入信号的平均值或直流量，因此这里的模拟输入信号为在-1v到1v之间的双极性信号，它的共模电平或中值电平为低电平。

所述信号采样保持电路20的采样工作包括以下工作阶段：

电荷转移阶段：由于Ph2的控制使自举电容C1极板P2的电位为5v，三极管M5正向导通，将C1极板P1的电位钳定在[Vth≈1v]，这样C1两端的电位差为[5v-Vth≈4v]，此时采样开关M1截止。

采样阶段：在Ph2的控制下，自举电容C1极板P2的电位为0v，由于电容C1在采样阶段存储了电压，此时C1极板P1的电位也应跟随跳变到一个负电压，从而M5截止。由于M5截止，C1极板P1浮置，形成电荷孤岛，所以其电位约为[≈-(5-Vth)＝-4v]。因此，在采样阶段第一PMOS管M1能在输入范围为[-1v～+1v]时正常导通。此时自举电容C2极板P2的电位为5v，三极管M6正向导通，将C2极板P1的电位钳定在[Vth≈1v]，从而C2两端的电位差为[5v-Vth≈4v]，此时开关M3截止；同时第二PMOS管M2截止，第四PMOS管M4导通；这样输入电压Vin被顺利采样到采样电容Cs上，电荷大小为Cs*(Vref-Vin)。

电荷转移阶段：自举电容C1极板P1电位重新回到[Vth≈1v]，第一PMOS管M1截止；在Ph1的控制下，自举电容C2极板P2的电位为0v，由于电容C2在采样阶段存储了电压，此时C2极板P1的电位也应跟随跳变到一个负电压，这样M6截止。由于M6截止，自举电容C2极板P1浮置，形成电荷孤岛，所以其电位约为[≈-(5-Vth)＝-4v]。这样，在采样阶段第三PMOS管M3能在电荷转移阶段正常导通，将节点n1钳位在0v；同时第二PMOS管M2导通，第四PMOS管M4截至；由于第三节点n3的电荷守恒，可以通过如下公式推出转移到Cint上的电荷：

$(\mathrm{Vref}-\mathrm{Vin})*\mathrm{Cs}=\mathrm{Vref}*\mathrm{Cs}-\mathrm{\ΔVout}*C_{\mathrm{int}}$

$=>\mathrm{\ΔVout}=\mathrm{Vin}*\frac{\mathrm{Cs}}{C_{\mathrm{int}}}$

取Cs＝Cint即可实现ΔVout＝Vin。

图3是本发明信号采样保持电路的模拟信号差分输入时的电路图。如图3所示，差分信号通过第一PMOS管M1、第二PMOS管M2分别在采样、电荷转移阶段驱动第一节点n1；采用两个自举电路通过Ph1、Ph2分别控制开关M1、M2。

所述电路30的采样工作过程如下：

采样阶段，第一PMOS管M1、第三PMOS管M3导通，第二PMOS管M2、第四PMOS管M4截止，这样输入电压Vin被顺利采样到采样电容Cs上，电荷大小为Cs*(Vref-Vin)。转移阶段，第一PMOS管M1、第三PMOS管M3截止，第二PMOS管M2、第四PMOS管M4导通，输入电压Vin#驱动n1点，这样由于第三节点n3的电荷守恒，可以通过如下公式推出转移到Cint上的电荷：

$(\mathrm{Vref}-\mathrm{Vin})*\mathrm{Cs}=(\mathrm{Vre}-\mathrm{Vin}\#)*\mathrm{Cs}-\mathrm{\ΔVout}*C_{\mathrm{int}}$

$=>\mathrm{\ΔVout}=(\mathrm{Vin}-\mathrm{Vin}\#)*\frac{\mathrm{Cs}}{C_{\mathrm{int}}}$

取Cs＝Cint即可实现ΔVout＝(Vin-Vin#)。

通过电路30的简单扩展，可实现如图4所示的输出也采用差分形式的全差分采样电路。

Claims (4)

1.一种信号采样保持电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、采样电容Cs及控制器(22)，所述控制器与所述第一PMOS管、第二MOS管、第三PMOS管及第四PMOS管连接进行控制，所述第一PMOS管接收输入信号，所述第一PMOS管与第三PMOS管连接形成第一节点，所述第二PMOS管与所述第四PMOS管连接形成第二节点，所述第一节点和第二节点之间连接有采样电容，其特征在于，所述第一PMOS管和第三PMOS管衬底浮置，在采样阶段，所述第一PMOS管和第三PMOS管导通，并在输入信号中进行采样，将信号采样到采样电容Cs；在转移阶段，所述控制器控制第二PMOS管和第四PMOS管导通，对采样电容的电荷进行输出；

所述信号采样保持电路还包括第一自举电路，所述第一自举电路与所述第一PMOS管的栅极连接，所述自举电路将所述控制器传输的控制信号转化成自举控制信号后传输给所述第一PMOS管；

所述信号采样保持电路还包括第二自举电路，所述自举电路与所述第三PMOS管的栅极连接，所述自举电路将所述控制器传输的控制信号转化成自举控制信号后传输给所述第三PMOS管。

2.如权利要求1所述的信号采样保持电路，其特征在于，所述第一自举电路包括自举电容及三极管，所述电容的一端连接控制器，接收控制信号，另一端与第一PMOS管的栅极及三极管连接。

3.如权利要求1所述的信号采样保持电路，其特征在于，所述第二自举电路包括自举电容及三极管，所述电容的一端连接控制器，接收控制信号，另一端与第三PMOS管的栅极及三极管连接。

4.如权利要求2或3所述的信号采样保持电路，其特征在于，所述三极管的源极与自举电容连接，漏极及栅极接地。

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